逻辑电路 - 触发器Flip-Flop

最新推荐文章于 2025-07-16 18:32:47 发布
转载 最新推荐文章于 2025-07-16 18:32:47 发布 · 3.1k 阅读 · 2

本文介绍了R-S触发器的工作原理及特性，通过两个或非门构成的电路演示了如何使用开关控制灯泡的状态，并详细解释了置位和复位的过程。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

R-S触发器

再来看一个电路:由两个或非门构成,约定左侧的或非门称L(left),或侧的或非门称R(right)

图(1)

初始状态,灯泡不亮,红线处有电压

图(2)好理解一点,L输入都是0,其输出为1,红线标明;R由于有一端输入1,所以其输出是0,结果是灯泡不亮;

这是初始状态

图(2)

接通开关A后,电路导通,灯泡点亮

由于接通了开关A,导致L有一端输入1,故其输出0;

这时R两端输入均为0,则其输出结果为1,灯泡点亮;

R输出的1又作为输入连接到了L,但这不影响结果,或非门的特点是只要有一端输入为1,则输出为0,

所以你是两端输入1还是一端输入1都不会影响其输出结果

此为接通开关A后发生的变化:L一端输入变化导致了两端输入都变成了1,而整个电路的输出结果不变;

图(3)

第三步,再次断开开关A回到了初始状态,但此时灯泡依然点亮,为什么呢?

L的输入仍然有一端输入为1,其输出仍然为0,加上B连线输入的0,则R输出还是1

其精华就是L一端输入1导致了两端输入都变成了1,随后又撤下自己输入的1,而整个电路输出未发生变化;

 

慢理一下,单看L的输入变化

初始状态时,两端都输入0

后来有一端输入了1,并导致另一端的输入也变成了1

第三步时,把下端的输入1变回了0,但没有影响其输出结果

而这时候电路的开关状态与初始状态一致!

 

继续上图,接通开关B后发生了什么

图(4)

接通开关B后

R存在一端输入为1,则结果为0,导致灯泡不亮;

同时R的输出结果又作为L的输入,导致L输出为1,结果是R的两端输入都为1,结果依然为0

断开开关B后

R仍然保持一端输入为1,其结果还是0,整个电路输出也还是0,即灯泡不亮;

总结下这个电路的特点:

接通开关A灯光点亮,接着断开开关A灯泡依然点亮;

接通开关B灯光关闭,接着断开开关B灯泡依然关闭;

同样的电路状态,有时候,两个开关都断开时,灯泡点亮;而另一种情况是:两个开关都断开时,灯泡亮着!

说,这种电路有两种稳定的状态,具有这种特点的电路称之为触发器,触发器由1918年英国物理学家William Henry Eccles(1875-1966)和F.W.Jordan共同发明.

触发器可以保持信息,或者说触发器可以"记忆"数据,"记"住了上一次开关A或开关B的动作

上边介绍的触发器叫作R-S触发器(Reset-Set,复位/置位)

 

R-S触发器可以用下边的电路表示,假设Q表示输入1,Q'表示输出非Q,就是0了,反之亦然

S表示置位SET,R表示复位RESET

SET表示将Q设置为1,RESET表示将Q设置为0

图(5)

从上图(5)最终可以演化到下图(6)这个可以存储1bit的电路,试试看,经过了那些改进?

图(6)

图(6)实际画的是一个称作D型触发器的电路


转自：http://www.cnblogs.com/kkun/archive/2012/11/27/Flip-Flop.html

【FPGA】Verilog：实现 RS 触发器 | Flip-Flop | 使用 NOR 的 RS 触发器 | 使用 NAND 的 RS 触发器
有道无术, 术尚可求。有术无道, 止于术。
11-19 2128
触发器（Flip-Flop）是一种带有时钟的二进制存储设备，用于存储 0 和 1 的值。只有在时钟信号的边沿转换时，存储的 0 或 1 的值才会改变。
数字IC设计----锁存器与触发器
moshanghongfeng的博客
10-23 2590
各种锁存器与触发器之间的关系图 能够存储1位二值信号的基本单元电路统称为触发器（Flip-Flop）。 触发器需要具备两个特点：①具有两个能自行保持的稳定状态，0和1；②在触发信号操作下，根据输入可以置0或置1. 锁存器：能自行保持0和1的稳定状态，且能够根据输入置零或置一，但是不需要出发信号。 SR锁存器 SR锁存器可以保持0和1，且能够根据输入来置零或置一，但是因为不需要触发信号，故称为锁存器，而非寄存器。 SR锁存器的两种构成方式：与非门构成SR锁存器和或非门构成SR锁存器 与非门.
数字电路-04 触发器Flip-flop！
qq_44698709的博客
10-27 3660
注意这个第（4）条，Q*=1，那么在跳变之前，Q*会反馈到K，相当于JK触发器的Qn-1，那么主触发器置为0。这里面3好CLK的意思就是 之前JK=11，Q相当于取反，但是最后又变成JK=01了，因为主触发器不可以变两次的约束，只能取第一个变化的结果作为从触发器的输出。这个触发器牛逼了，按一下按钮：第一个Q输出D，松开按钮最右边的触发器输出第一个输入的D！当CLK=0的时候，因为这里是与非门，所以是11的时候不变，也就是保持与上一时刻相同的Q。注意，当SR=0的时候，Q应该保持Qm的值！
FPGA03 | 3种触发器的工作原理与内部结构
最新发布
qq_41000716的博客
07-16 1249
当clk信号拉高时候，Q（latch）随着D变化，由于物理限制，会存在一定的延迟，标注在途中的delay。当clk信号为上升沿的时候，采集对应时刻的D信号状态，赋值给Q（flop)，图中粉色字迹标注，在clk的第二个上升沿的位置，D位于高电平，Q（flop）变为高电平。由于内部原理已经在上一篇讲述，就不再赘述，与SR-ff的主要区别就是在Master之前还有两个与门，这是J=1，K=1时可以toggle的关键。左边是D触发器，相比右边的D锁存器，多了一个三角，这个是边沿触发的意思，只有上升沿可以识别通过。
SR flip-flop
每天进步一点点。
03-17 1496
SR flip flop
【课内学习】数字电路Flip-Flop
chenhongyi_0108的博客
06-03 4862
本文仅供博主自己复习使用，因此只记录了自己容易忘记的知识点，并非成体系的整理。 Latches and Flip-Flops S-R latch ??? Why do we need this stupid drive equation since we’ve got the state transition equation? The Gated S-R Latch The Gated D Latch Master-slave S-R Flip-Flop Master-slav
寄存器 Flip-Flop
qq_43053845的博客
02-20 909
组合逻辑是电平输入和电平输出。（组合逻辑虽然符合人的思维习惯，并且元器件结构简单，但问题是如果输入含有毛刺，输出就有毛刺。eg. 如果输入信号突然从0变成1后又在短时间内恢复0，可以视为毛刺，输出信号受到输入信号的影响，也产生了毛刺） 时序逻辑就是以时钟作为驱动源的电路。一个触发器，在时钟的驱动下，将D输入端的信号送到Q端输出。时序逻辑上的时钟，一个周期为一拍(1T)。复位信号rst_n解复位，该触发器才正常工作。触发器的Q端上一拍的D输出。如果是组合逻辑，则Q端应该在D变化的同时发生变化，但时序逻辑的特
数字电路不挂科-4-触发器_数字电路不挂科-4-触发器_
09-29
在数字电路的学习中，触发器是至关重要的一个概念，它属于基础逻辑电路的范畴，是构建各种时序逻辑电路的基础。触发器具有记忆功能，能够保持或改变其状态，这使得它们在数据存储、计数、定时等应用中发挥着核心作用...
4-BIT-TIMER.rar_Flip Flop!_bit-flip
09-22
通过VHDL实现的灵活性，我们可以根据需求调整计数范围，或者与其他逻辑电路结合，以满足更复杂的功能。 总之，这个名为"4-BIT-TIMER.rar"的项目是VHDL实现的一个四位定时器，它利用J-K Flip Flop的特性来实现数字...
vhdl案例-触发器与移位寄存器.rar
06-13
本压缩包“vhdl案例-触发器与移位寄存器.rar”包含了几个VHDL源代码文件，主要涉及基础的数字逻辑电路组件，如D触发器、RS触发器和移位寄存器，是学习和理解VHDL以及数字逻辑设计的良好参考资料。 1. **D触发器...
Ultralow-power high-speed flip-flop based on multimode FinFETs
02-11
触发器是数字逻辑电路中最基本的存储单元，常用于构成寄存器、计数器、存储器等数字系统。在集成电路中，触发器需要具备高速和低功耗的特性，以满足日益增长的性能需求。本文介绍了新型的静态无冲突单相时钟触发器...
Flipflop
10-28
Flipflop
数字电路中的锁存器（latch）和各种触发器（flip-flop）
热门推荐
qq_36045093的博客
08-10 5万+
电平敏感的存储器件称为锁存器。可分为高电平锁存器和低电平锁存器，用于不同时钟之间的信号同步。 有交叉耦合的门构成的双稳态的存储原件称为触发器。分为上升沿触发和下降沿触发，可以认为是两个不同电平敏感的锁存器串连而成。前一个锁存器决定了触发器的建立时间，后一个锁存器则决定了保持时间。 一、SR 锁存器(保持电路状态，具备记忆功能) SR 锁存器是各种触发器电路的基本构成部分。与触发器的区别之一是输出是由输入的置1或置0信号直接完成的，而不需要触发信号的触发。 1、SR 锁存器工作原理 用或非门..
数字电路基础---触发器
yishuihanq的博客
06-19 8942
触发器（Flip-Flop）也是数字电路中的一种具有记忆功能的逻辑元件。触发器对脉冲边沿敏感的存储单元电路，它只在触发脉冲的上升沿（或下降沿）瞬间改变其状态。在数字电路中可以记录二进制数字信号“0”和“1”。。。根据逻辑功能，触发器一般包括 RS 触发器、JK 触发器、D 触发器、T 触发器和 T’触发器。
logisim笔记
cj1064789374的博客
08-07 3万+
面板 corcuit name电路名称 shared label共享标签 shared label facing共享标签朝向 shared label font共享标签字体 文本text text内容 font字体 horizontal alignment水平位置 vertical alignment垂直位置 pull behavior未定义处理 label标签 label location标签...
Trigger与Flip-Flop两种‘触发器’的区别
weixin_45483774的博客
03-13 2839
以下内容为数字电子技术中的知识 Trigger 出现在施密特触发器，单稳态触发器和多谐振荡器中。比如施密特触发器的英文就是Schmitt Trigger。 Flip-Flop出现在SR触发器、JK触发器、D触发器、T触发器中，Flip-Flop，简写为 FF，也叫双稳态门，又称双稳态触发器。 Flip-Flop是一种可以在两种状态下运行的数字逻辑电路。触发器一直保持它们的状态，直到它们收到输入脉冲，又称为触发。当收到输入脉冲时，触发器输出就会根据规则改变状态，然后保持这种状态直到收到另
Chapter 4 Flip-Flop
weixin_47589258的博客
05-19 1427
1. Flip-Flop aflip-floporlatchis acircuitthat has two stable states and can be used to store state information. Two stable state: 1 bit The state of flip-flop switches after the arrival of control pulse which is called CP.(Clock Pause) 2. Differ...
S-R Flip-Flop
03-13
<think>好的，我现在要解决用户关于S-R触发器（S-R Flip-Flop）工作原理及实现方式的问题。首先，我需要回忆一下S-R触发器的基本概念。根据用户提供的引用内容，特别是引用[1]、[2]和[4]，S-R触发器属于锁存器（Latch）和触发器（Flip-Flop）的一种，通过S（Set）和R（Reset）输入来控制状态。 首先，用户的问题是关于工作原理和实现方式，所以我需要分两部分来回答：原理和具体电路实现。根据引用[2]，S-R锁存器可以由与非门或者或非门构成，而引用[4]提到使用NOR或NAND门的实现方式。这里可能存在两种不同的结构，需要区分清楚。 然后，我需要明确基本的工作原理。当S和R输入不同时，触发器会置位或复位；当两者都为0时保持状态，都为1时可能出现无效状态。这一点在引用[4]中有提到，特别是当S和R同时为1时的非法输入情况。需要解释清楚这些情况下的行为。 接下来，实现方式部分。根据引用[2]，SR锁存器由两个与非门构成的基本结构，而引用[4]中的两种实现方式分别用了NOR和NAND门。需要详细说明这两种不同的实现电路，并指出它们的区别，比如输入有效电平的不同（高电平有效还是低电平有效）。 还需要注意电平触发和边沿触发的区别。用户提供的引用[3]提到D触发器是边沿触发的，但S-R触发器可能是电平触发的，比如门控SR锁存器。这可能涉及到门控信号的作用，如引用[2]中的门控SR锁存器结构，其中包含控制电路和锁存器部分。 另外，需要解释清楚锁存器（Latch）和触发器（Flip-Flop）的区别。根据引用[1]，锁存器是电平敏感的，而触发器是边沿触发的。但用户的问题可能将两者混用，需要确认S-R Flip-Flop是否指的是锁存器还是触发器。根据引用[4]，S-R触发器可能指的是锁存器，因为其描述中提到了使用NOR或NAND门，而没有提到时钟边沿触发。但可能存在不同结构，需要区分。 可能存在的混淆点在于术语的使用，比如有的资料中将S-R Latch称为基本锁存器，而门控SR锁存器则有时钟控制。需要明确用户的问题中的S-R Flip-Flop具体指哪一种。根据引用[4]，S-R触发器可能指的是锁存器，但需要结合用户的问题来判断。 接下来，整理结构。先讲工作原理，再讲实现方式，包括两种不同的门结构（NOR和NAND），并说明各自的真值表和输入有效条件。然后可能提到门控SR锁存器的结构，如引用[2]中的描述，包含输入控制电路和基本锁存器。 还需要注意引用[3]中提到的D触发器的结构，但用户的问题是关于S-R的，所以可能不需要涉及D触发器，但可以作为对比，说明S-R和D的区别，但可能超出问题范围，暂时不需要。 最后，生成相关问题时要围绕S-R触发器的工作原理、实现方式、应用以及问题可能出现的情况，如非法输入如何处理，不同门结构的区别等。 在确保LaTeX格式正确的情况下，所有行内公式用$...$，独立公式用$$...$$。例如，逻辑表达式可能需要使用LaTeX排版，如$Q = \overline{R + \overline{Q}}$。 现在需要检查是否有遗漏的知识点，比如状态方程、波形图等，但用户主要问的是原理和实现，所以可能不需要太深入，但可以简要提及。 总结回答结构： 1. S-R触发器的定义和作用 2. 工作原理：输入组合对应的输出状态 3. 实现方式： a. 使用NOR门的S-R锁存器 b. 使用NAND门的S-R锁存器 c. 门控SR触发器（可能属于更复杂的结构） 4. 注意事项，如非法输入和保持状态 5. 引用相关的内容，如引用[2]和[4] 同时，需要确保每个引用标注正确，比如当提到与非门结构时引用[2]和[4]。 可能的错误点：混淆锁存器和触发器的术语，需要确认用户的问题中的Flip-Flop是否指边沿触发，但根据引用[4]，S-R触发器可能还是电平触发的锁存器，因此需要明确术语使用。</think>### S-R触发器的工作原理及实现方式 S-R触发器（Set-Reset Flip-Flop）是一种基本的存储元件，通过输入信号$S$（置位）和$R$（复位）控制输出状态。其核心功能是实现二进制数据的暂存，并可通过特定输入组合改变或保持状态[^2][^4]。 #### 1. 工作原理 S-R触发器的行为由输入信号决定： - **$S=1, R=0$**：输出$Q=1$（置位），$\overline{Q}=0$； - **$S=0, R=1$**：输出$Q=0$（复位），$\overline{Q}=1$； - **$S=0, R=0$**：保持当前状态； - **$S=1, R=1$**：非法输入，导致输出$Q$和$\overline{Q}$均为1，破坏互补关系[^4]。 其状态方程可表示为： $$ Q_{n+1} = S + \overline{R} \cdot Q_n $$ #### 2. 实现方式 ##### (1) 基于NOR门的S-R锁存器 - **电路结构**：由两个或非门交叉连接构成（图1）。 - **输入特性**：高电平有效（$S$和$R$信号为1时触发动作）。 ```verilog // Verilog示例（NOR实现） module SR_FF(input S, R, output Q, Qbar); nor(Q, R, Qbar); nor(Qbar, S, Q); endmodule ``` ##### (2) 基于NAND门的S-R锁存器 - **电路结构**：由两个与非门交叉连接构成（图2）。 - **输入特性**：低电平有效（$S$和$R$信号为0时触发动作），需注意输入取反逻辑[^2]。 ```verilog // Verilog示例（NAND实现） module SR_FF(input S_bar, R_bar, output Q, Qbar); nand(Q, R_bar, Qbar); nand(Qbar, S_bar, Q); endmodule ``` ##### (3) 门控SR触发器 在基本锁存器基础上增加控制电路（如与非门G3、G4），通过使能信号$EN$控制触发时机（图3）。当$EN=1$时，输入信号影响锁存器；$EN=0$时锁存状态。 #### 3. 注意事项 - **非法输入规避**：需确保$S$和$R$不同时为1（NOR实现）或0（NAND实现）。 - **亚稳态风险**：输入信号跳变期间可能导致不确定状态，需设计同步电路或添加去抖逻辑。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值