
fpga
ku恼的小孩
这个作者很懒,什么都没留下…
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verilog 有符号数(2转)
在数字电路中,出于应用的需要,我们可以使用无符号数,即包括0及整数的集合;也可以使用有符号数,即包括0和正负数的集合。在更加复杂的系统中,也许这两种类型的数,我们都会用到。有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察,我们发现两种类型数的加减法是一样的,做加法和减法就是 在数轮上按正时钟转转或按反时钟转。比方说,1001+0100,意味着从1001按照顺转载 2015-11-01 23:09:04 · 832 阅读 · 0 评论 -
FPGA:跨时钟域数据交互
收藏大神们的牛贴。以便学习。为了实现OV7725视频采集,同时实时显示于VGA显示器,我们需要将捕获后的数据交给VGA进行实时显示,但我们却不能简单的实现这一功能~~~~(>_这并非OV7725输入的视频流数据量有多大,也不是因为输入视频数据不连续,而是因为时钟的不同步,造成我们不能直接进行数据的交互。因此我们直接解决了这一个问题,才能完成不同时钟域的数据交互,以保证数据流转载 2016-05-07 14:15:03 · 7865 阅读 · 0 评论 -
timequest静态时序分析学习笔记之基本概念
转载于http://www.cnblogs.com/Oursbuzouxunchanglu/p/3957473.html感谢博主分享的系列时序分析,第一章 基本概念1.1延迟因素 第一,FPGA芯片内部的一些固有延迟,包括建立时间Tsu、保持时间Th和数据存入寄存器到输出管脚时间Tco,这些时间是由FPGA芯片决定的,不同的FPGA芯片这些延迟时间不一样。(如图1转载 2016-06-06 11:52:23 · 2560 阅读 · 0 评论 -
很简单的例子,仅仅加时钟周期约束的条件下时序波形图分析
为什么建立时间的datarequiretime 会在lauch clock的后面 是因为launch clock到目的寄存器还有一段延迟简单的例子,仅仅加时钟周期约束的条件下, create_clock -period 10.000 -name clk_in [get_ports {clk_in}] 用TimeQues转载 2016-06-06 14:13:02 · 2617 阅读 · 1 评论