verilog-2001
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文章平均质量分 68
renzao_ai
这个作者很懒，什么都没留下…
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DC综合 trip points问题
trip points trip-point model input to output delay原创 2022-08-25 11:00:38 · 1611 阅读 · 0 评论 -
普通加法器与加1逻辑的面积一样吗
加法器，加1器，累加器，面积对比原创 2022-08-25 09:49:43 · 671 阅读 · 0 评论 -
non-unate clock通过DC综合工具演示
non-unate，非线性时钟关系原创 2022-08-24 17:26:53 · 2378 阅读 · 1 评论 -
dff真值表释义verilog and systemverilog
寄存器真值表，truth table原创 2022-08-23 17:50:55 · 1322 阅读 · 0 评论 -
UVM Tutorial for Candy Lovers – 9. Register Abstraction
This post will explain how to use the UVM Register Abstraction Layer (RAL) to generate register transactions. The figure below shows the verification platform used for this post. Among other things, the jelly_bean_reg_block, the jelly_bean_reg_adapter, and翻译 2020-12-01 09:24:16 · 351 阅读 · 0 评论 -
wavedrom脚本画波形进阶中文版教程2
wavedrom editor 详细教程第四步，填充符和间隔符第五步，分组第六步 周期与相位DDR 读取事务第七步 config {} 属性hscale = 1 (default)hscale = 2hscale = 3皮肤头/脚ticktock文本第八步 箭头Splines直角线第九步，嵌入代码块第四步，填充符和间隔符（1）|竖线表示间隔符，显示为两条曲线。（2）=为填充符，在下图中填充在...原创 2020-03-04 13:43:41 · 8142 阅读 · 0 评论 -
wavedrom脚本画出电路波形入门中文版教程1
数字电路设计波形绘制工具快速入门-waveDrom Editor一、安装：二、界面三、快速入门第一步，从一个快速示例开始。第二步，数字时钟。第三步，合在一起一、安装：用迅雷下载此链接：https://github.com/wavedrom/wavedrom.github.io/releases/download/v2.3.2/wavedrom-editor-v2.3.2-win-x64.zi...原创 2020-03-04 12:55:45 · 5269 阅读 · 2 评论 -
pt primetime PTE-070
报告：检测到时钟网络中的non-unate路径。引脚“UOR/Z”中的“CLK”同时传播时钟的反相和非反相sense。(PTE-070)此处的或门是unate 门。为什么还有这个消息？Answer:此警告通常被误解。PTE-070警告涉及non-unate逻辑，而不是non-unate单元。non-unate时钟逻辑是指在传播过程中时钟的两个感知器(非反转和反转)一起到达同一引脚的情况...原创 2019-06-20 17:28:27 · 2055 阅读 · 0 评论 -
如何指定特定的时钟路径（clock path 多选一）
如果时钟路径通过两条组合路径发散(一条长，一条短)，然后再次收敛汇聚。对于设置检查，想指定与PrimeTime报告的路径不同的时序路径。尝试为不需要的路径指定set_false_path命令，并指定REPORT_TIMING到所需的路径，但这两个命令都不起作用。PrimeTime始终将所有可用时钟路径中最快的时钟路径用于最小延迟，并使用所有可用时钟路径中最慢的时钟路径来实现最大延迟。对于...原创 2019-04-22 17:04:08 · 1779 阅读 · 0 评论 -
formality verify cases
formal验证特例异步旁路异步状态保持循环圈重新编码有限状态机单独定义FSM状态异步旁路一种时序单元，其中一些异步输入具有到输出的组合路径，绕过一般的时序元件SEQGEN，称为异步旁路。异步旁路逻辑可能来源于：从一个技术库到另一个技术库的映射；Verilog仿真库：Verilog模块例化逻辑电路，创建出直接影响时序型用户定义基元(UDP)输出的组合路径。用RTL代码建模触发器。RT...原创 2019-04-11 17:31:34 · 2257 阅读 · 0 评论 -
提高门级仿真效率
@TOC为什么需要门级模拟GLS可以捕获静态时序分析(STA)或逻辑等价工具无法报告的问题，包括：1.克服STA的限制，例如：STA无法识别异步接口；静态时间约束要求，例如对假路径和多周期路径的要求。2.验证系统初始化和重置序列是否正确。3.DFT验证，因为扫描链是在RTL合成之后插入的。4.时钟树综合。5.用于估计功耗的开关系数。6.在RTL或GLS中分析X态的悲观或乐观...原创 2019-03-27 13:57:58 · 659 阅读 · 0 评论 -
transitive fanout与set_dont_touch_network
传递性扇出（transitive fanout）（1）简单地说，单元的一个输出端，在被时序电路（如寄存器）阻隔之前经过的组合逻辑电源，都可以称为传递性扇出。（2）如果有一条从源到该引脚的组合逻辑的时序路径，则该引脚被视为在源的传递性扇出中。当使用report_transitive_fanout时，扇出报告在寄存器的输入(时序单元)处停止。如果设置了CURRENT_INSTANCE，则报告将集...原创 2019-03-27 13:53:04 · 3243 阅读 · 1 评论 -
Verilog-2001 generate高级用法举例：用于生成参数化多路选择器
verilog-2001 generate use case: multiplexer generatorclumsy level 1clumsy level 2clumsy level 1Verilog的语法灵活性差，2001版增强了generate功能，反而凸显出其弊端。generate的一大用途是根据parameter自动判断生成的代码行数，可以支持assign、always、case...原创 2018-11-21 10:20:14 · 5186 阅读 · 3 评论 -
MyHDL中文手册（七）—— 高层次建模
高层次建模介绍总线函数过程建模使用内置类型对内存进行建模使用异常建模错误面向对象建模。介绍要用MyHDL编写可综合的模型，您应该坚持使用RTL建模中展示的RTL模板。然而，MyHDL中的建模功能要强大得多。从概念上讲，MyHDL是一个用于硬件系统的通用事件驱动建模和仿真的库。为什么要在比RTL更高的抽象级别上建模？原因有很多。例如，您可以使用MyHDL来验证体系结构特性，例如系统吞吐量、延迟...翻译 2018-11-27 17:10:52 · 1424 阅读 · 0 评论 -
MyHDL中文手册（九）—— MyHDL与Verilog协同仿真
MyHDL与Verilog协同仿真介绍hdl insideMyHDL侧限制只有被动的hdl可以协同仿真竞争敏感性问题实施说明Icarus Verilogdelta增量循环实现被动Verilog检查cver其他Verilog仿真器中断的系统调用那VHDL呢？介绍MyHDL最令人兴奋的一个方面是将其用作硬件验证语言(HVL)。HVL是一种用于编写测试台和验证环境以及控制仿真的语言。目前，人们普遍...翻译 2018-12-06 09:46:52 · 3559 阅读 · 3 评论 -
MyHDL中文手册（十一）——转换示例
myhdl转换代码示例小的时序电路设计小的组合电路设计分层设计有限状态机的优化RAM推断ROM推断用户定义代码小的时序电路设计考虑下面的增量程序块的MyHDL代码from myhdl import block, always_seq@blockdef inc(count, enable, clock, reset): """ Incrementer with enable....翻译 2018-12-21 14:32:02 · 1221 阅读 · 0 评论 -
MyHDL中文手册（十）——转换成Verilog和VHDL
转换成Verilog和VHDL代码导言解决方案说明特征精细化后转换从信号使用情况推断模块端口接口可转换if-Then-Else结构可以映射到case语句内存ROM存储器有符号算法用户定义代码可转换子集导言编码方式支持的类型支持的语句支持的内置函数文件串信号列表的转换接口转换赋值问题信号赋值intbv对象从转换中排除代码用户定义代码模板变换转换输出的联合仿真验证试验平台的改装方法学说明第一步仿真处理...翻译 2018-12-17 11:31:25 · 3893 阅读 · 0 评论 -
如何处理create_mw_lib错误：MW-215
create_mw_lib相关错误create_mw_lib命令解析create_mw_lib命令示例tf库示意clf.scm参考库示意错误1描述错误1分析create_mw_lib命令解析create_mw_lib的直接参数是设计库名称-technology 指定的参数是工艺库名称-mw_reference_library 指定的参数是参考库名称create_mw_lib命令示例cr...原创 2018-12-25 10:16:30 · 2293 阅读 · 0 评论 -
dc max_fanout capacitance load
DC优先级最高的设计规则set_max_transitionset_max_capacitanceset_max_fanoutset_loadSet_max_fanout input_ports ; set_load output_portsset_max_transition这条命令是用来给指定的时钟组（clock group）、端口（input/output ports）或者设计（desi...原创 2019-02-28 16:55:57 · 2714 阅读 · 0 评论 -
Maximum Transition Time
最大转换时间转换时间多阈值和比例缩放在阈值和降级率之间转换单浮点数指定最大转换时间约束在本文中，首先在阈值和比例缩放（或称降级率）的背景下讨论摆率SLEW，然后将讨论扩展到最大过渡时间。为了综合、时序检查，将SPICE波形表示为浮点数字。转换时间SPICE波形测量为10%-90%。SPICE波形显示为蓝线。SPICE测量的转换时间为10ps，转换阈值为10-90。转换阈值为0-100...原创 2019-02-20 11:11:19 · 2382 阅读 · 0 评论 -
DC常见预定义变量
set_app_var变量xxx_is_xxx类enable类timing_enable_multiple_clocks_per_regallow类dc_allow_rtl_pgxxx_is_xxx类enable类timing_enable_multiple_clocks_per_reg支持对到达单个寄存器的多个时钟进行分析。默认true。此变量可分析到达寄存器时钟引脚的多个时钟。当设...原创 2019-02-20 11:12:54 · 2504 阅读 · 0 评论