本文介绍了System Verilog中的随机化技术，包括基于OOP的随机化、变量约束、控制符、顺序约束以及randomize和randsequence的使用。重点讨论了随机化在验证过程中的重要性，以及如何通过约束来引导随机化产生有意义的测试序列。
OOP-Randomization（面向对象-随机化）
内容来自启芯-System Verilog视频
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目录结构：
1、为什么需要随机？
2、什么时候应用随机化？
--------2.1 基于OOP的随机化
--------2.2 变量约束
--------2.3 控制符
--------2.4 顺序约束
--------2.5 randomize
--------2.6 randsequence
3、总结
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本章目标：
1、了解为什么需要在验证中随机化
2、随机变量
3、约束随机变量
1、为什么需要随机？
验证的过程中穷尽所有可能的输入序列将耗费大量的时间，所以穷举法不可用，选取足够让你得到信息的随机化序列，变成了最好的出路。
2、什么时候应用随机化？
图1、验证时间图
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