Pwr gating vs CLK gating

最新推荐文章于 2024-05-14 19:32:41 发布
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分类专栏： 数字设计
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本文链接：https://blog.youkuaiyun.com/zhenggege_11/article/details/90769188
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本文探讨了两种关键的低功耗设计技术：Powergating和Clockgating。Powergating通过断开非活动区域的电源供应来减少泄漏功率，而Clockgating则通过控制时钟路径上的切换活动来降低动态功率。文章详细介绍了这两种技术的实施方法，包括使用Header和Footer开关、隔离单元、状态保留触发器（SRFFs）、门级或锁存器或FF基时钟门控单元。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

Power gating is used for reducing LEAKAGE POWER by switching off power supply to the non operational power domain of the chip during certain mode of operation. Header and footer switches, isolation cells and state retention flip flips (SRFFs) are used for implementing power gating.

Clock gating is used for reducing DYNAMIC POWER by controlling switching activities on the clock path. Generally Gate or Latch or FF based clock gating cells are used for implementing clock gating.

【Power Compiler手册】9.时钟门控（3时钟门控风格）
QRBQ
06-20 451
可以使用 `set_clock_gating_style` 命令的 `-positive_edge_logic` 和 `-negative_edge_logic` 选项来指定时钟门控的集成时钟门控单元：`-positive_edge_logic [gate_list]` `-negative_edge_logic [gate_list]`。如果在某一级层次结构的更高级别不存在 `scan_enable`（`test_mode`）端口，则会创建一个 `scan_enable`（`test_mode`）端口。
Android系统器件级性能问题分析之二
qq_38473009的博客
11-19 1531
ufs:ufshcd_clk_gating //gated clk的当前状态，状态包括(CLKS_OFF, CLKS_ON, REQ_CLK_OFF, REQ_CLK_ON) ufs:ufshcd_hibern8_on_idle //hibern8的当前状态，状态包括(HIBERN8_ENTER, HIBERN8_EXIT, REQ_HIBERN8_ENTER, REQ_HIBENR8_EIT)ufs:ufshcd_clk_scaling //ufshcd的clk的变化,从多少hz修改为多少hz。
Clock gating.pdf
08-29
国外教材详细介绍了时钟门控，超级详细，欢迎各位学者下载学习。gated clocks
clock gating 和 power gating的区别
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CrazyUncle的博客
03-26 1万+
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clock Gating
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03-19 1万+
一、为什么要做clock gating？ 芯片中的功耗可以广义的定义为动态功耗和静态功耗。 静态功耗通常包含芯片在不翻转的状态下产生漏电功耗（关不紧产生的功耗）、衬底电流产生的功耗、热电子效应导致的电流效应而产生的功耗等及部分组成。通常情况下，静态功耗在前端设计阶段很难做出一些优化（可以做电源关断处理）。而是一般要基于ME/BE的流程或者工艺方面的改善才能够达到更好的结果。 静态功耗如下图： 动...
clock gating
spx1164376416的博客
04-22 4181
本文转载自Clock Gating 技术解析 （一） 设计动机 在现代大规模的芯片中，通常有几十甚至几百个系统时钟驱动着数千万计的逻辑门。时钟信号不停翻转，有的时钟信号频率高达GHz，这些时钟信号在逻辑门或是寄存器的时钟端翻转时需要对门电路的电容进行充放电，从而消耗了大量的动态功耗。而在实际应用中，一个寄存器的值绝大多数时候是保持不变的，一个显而易见的方法是在不需要改变寄存器值的这一段时间内将时钟停住，避免时钟翻转对电容的充放电，从而实现降低功耗的目的。利用一个enable信号对时钟翻转进行控制的技术被称为
五级流水线CPU之低功耗设计 (二) ：Clock Gating(门控)
Betsy69的专栏
03-02 4781
五级流水线整体图示： Verilog代码综合得到的总框图：       某些指令执行的流水线级数：            如上图所见，很多指令存在着某些stage保持原数据不必刷新寄存器数据的情况（NOP），而刷新计数器数据无疑会产生动态功率损耗，之前的CPU基本设计中无论数据改不改变都刷新寄存器数据，造成了不必要的动态功率损耗。基于此动机，我们可以
UFS Clk Gate介绍
guozhidixian的博客
07-25 2068
UFSClk Gate是UFS Host Controller的一个功能,指的是UFS System空闲的时候，将UFSClock关闭，并且让UFS MPHY Link进入Hibernate状态，减少系统资源的开销。
UFS Hibernate介绍--代码部分
guozhidixian的博客
05-22 3381
一 . UFS Hibernate简介
UFSHCD_CAP_CLK_SCALING
01-25
根据提供的引用，可以看到UFSHCD_CLK_GATING_DELAY_MS_PWR_SAVE和UFSHCD_CLK_GATING_DELAY_MS_PERF分别定义了省电模式和性能模式下的延迟时间。这些延迟时间决定了UFS控制器在进入UFS Idle状态后，发起Clk gate动作...
低功耗设计 Clock Gating
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芯片功耗组成中，有高达 40%甚至更多是由时钟树消耗掉的。这个结果的原因也很直观，因 为这些时钟树在系统中具有最高的切换频率，而且有很多时钟 buffer，而且为了最小化时钟 延时，它们通常具有很高的驱动强度。 那么减少时钟网络的功耗消耗，最直接的办法就是如果不需要时钟的时候，就把时钟关掉。 这种方法就是大家熟悉的门控时钟：clock gating。 如果让我们设计一个门控时钟的电路，我们会怎么设计呢？最直接的方法，不需要时钟的时 。
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d_b_的博客
09-29 1万+
文章目录clock gating 理解1、latch双稳态器件常见锁存器结构SR锁存器D锁存器2、clock gating(clock low-active) latch + AND gating 电路(clock high-active)latch + OR gating 电路 clock gating 理解 1、latch 参考：https://www.cnblogs.com/IClearner/p/6443539.html 双稳态器件 稳定状态为0或1两种 举例：交叉耦合反相器 假设初始Q为1，则可
低功耗设计——Clock Gating详解
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05-14 7131
当数据无效时，将寄存器时钟关闭能够有效降低功耗， 是低功耗设计的重要方法之一。在基于AND门的gating技术中，建议使用下降沿触发的寄存器或来低电平有效的latch产生gating信号；在基于OR门的gating技术中，建议使用上升沿触发的寄存器或高电平有效的latch来产生gating信号，以确保满足时序要求。
Clk Gating的verilog写法及简析-基础小知识（六）
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clk gating主要用于低功耗，本文主要从verilog的使用方法上进行介绍，仅供参考。~~~
IC设计：clock Gating是什么？
叫好与叫座虽然不是对立面，但想在同一个作品中达到双重效果很难。
04-23 5126
**芯片中的功耗可以广义的定义为动态功耗和静态功耗。** 静态功耗通常包含芯片在**不翻转的状态下产生漏电功耗（关不紧产生的功耗）**、**衬底电流产生的功耗**、**热电子效应导致的电流效应**而产生的功耗等及部分组成。 通常情况下，静态功耗**在前端设计阶段很难做出一些优化（可以做电源关断处理）**。而是一般要基于**ME/BE的流程**或者**工艺方面的改善**才能够达到更好的结果。
后仿Zero Dealy环境中对于clk gating单元的处理
develop2006的博客
04-15 1454
后端工具在综合实现过程总会自动插入clk_gating单元，这些clk_gating就会使得原本直接使用端口clk的寄存器单元实际使用的是经过一些门控单元的时钟，如果一个寄存器的D端信号来自于端口clk时钟域，而自身的clk又是来自经过门控单元的clk，就会存在delt cycle的问题，即D端实际是应该晚于clk上升沿的，但在ZD情况下，由于不存在门延迟，但是仿真工具会根据信号经过的门逻辑去判断各个信号间的先后关系，导致出现D端信号早于clk上升沿有效，进而导致Q端输出早一拍有效，最终导致逻辑功能异常。
power gating/power switch/level shift/IR-drop
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06-17 1677
在画power时，需要将其画成一个额外的power rail，确保每个Level shift cell secondary power pin的正常供电。欧姆定律 V = I.R 所以IR-drop就是电压降，由于电源到cell之间有布线的电阻等影响，实际到cell的电压会低于电源电压；下图是一个低电压域传输到高电压域的LS结构图，可以看出LS是需要同时接VDDL和VDDH的。可以看出power gating是一整套的power控制逻辑，包括power switch。1)Power Switch的设计；
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2019NIvidia ASIC PD笔试题概念解析 ~ ~ 组合逻辑： 输出是输入的函数，与时钟无关。 格雷码： 两个相邻值仅有1个数值不同。 亚稳态： 0和1中间值的状态 Lookup Latch： 如下图lookup latch相当于使信号向后延时了半个周期，前半个周期透明，后半个周期锁存。避免插入大量buffer。常用于修复scan chain的hold violation，因为scan clock比较慢，不会出现setup violation的问题。 建立时间： 在有效沿到达前，信号需要提前到达的
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__HAL_RCC_PWR_CLK_ENABLE() 是一个用于使能电源接口时钟的宏定义。它通常用于STM32微控制器的固件库中，具体来说是HAL（硬件抽象层）库的一部分。这个宏的主要作用是开启PWR（电源控制）模块的时钟，以便访问和配置...
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