硬件描述语言 第2章 组合逻辑和时序逻辑

参考文献
https://zhuanlan.zhihu.com/p/681576858
参考文献
https://blog.youkuaiyun.com/dongdongnihao_/article/details/79589223?spm=1001.2101.3001.6661.1&utm_medium=distribute.pc_relevant_t0.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-1-79589223-blog-145356163.235%5Ev43%5Epc_blog_bottom_relevance_base4&depth_1-utm_source=distribute.pc_relevant_t0.none-task-blog-2%7Edefault%7EBlogCommendFromBaidu%7ERate-1-79589223-blog-145356163.235%5Ev43%5Epc_blog_bottom_relevance_base4&utm_relevant_index=1
参考文献
https://www.elecfans.com/pld/2038544.html
参考文献
常见的组合逻辑电路
https://wenku.baidu.com/view/a6235355a6e9856a561252d380eb6294dd8822df.html?wkts=1746935279291&bdQuery=%E5%B8%B8%E8%A7%81%E7%9A%84%E7%BB%84%E5%90%88%E9%80%BB%E8%BE%91%E7%94%B5%E8%B7%AF
参考文献
always组合逻辑块的讲解和译码器的实现
https://m.elecfans.com/article/2087791.html
参考文献
掌握FPGA核心：Verilog HDL语法与高效框架全面解析
https://baijiahao.baidu.com/s?id=1822973457213089056&wfr=spider&for=pc
参考文献
verilog基础—always - hhh-fpga
https://www.cnblogs.com/hhh-fpga/p/14896880.html
参考文献
硬件基础：时序逻辑电路
https://blog.youkuaiyun.com/qq_28576837/article/details/135854536

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前言

本文介绍组合逻辑和时序逻辑的基础内容。

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一、组合逻辑

1.组合逻辑电路

组合逻辑电路，是指在任何时刻，电路的输出状态只取决于同一时刻的输入状态，与电路原来的状态无关。

组合逻辑不会保留前一时刻的值，当前的输入一变化，输出立刻变化。

常见的组合逻辑电路：译码器、多路选择器等。

2.组合逻辑的表示方法

组合逻辑的表示方法包括真值表和布尔代数。

（1）真值表
输入的所有组合与其对应的输出值构成的表格

真值表的特点：
能完全描述任何一种组合逻辑
表的大小随输入个数的增加呈指数增长

（2）布尔代数
布尔代数中有3种基本运算，与、或、非。

常见的布尔代数定律如下表所示

3.基础结构门电路

门电路可以实现基本的逻辑功能。
基本的门电路的符号如下：
也可以用下面这种符号表示：

4.组合逻辑的verilog描述

组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种：
（1）：always @（电平敏感信号列表）
always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。
由于赋值语句有阻塞赋值和非阻塞赋值两类，建议使用阻塞赋值语句“=”。