设计并实现一个ALU算数逻辑单元（哈工大计组实验一）

最新推荐文章于 2025-09-22 16:17:27 发布

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#计组 #CPU #ALU #verilog

本文详细介绍了如何使用Verilog语言设计并实现一个包含16种算术逻辑运算的ALU电路，包括编码、模块接口设计、代码实现和仿真过程。通过实例展示了如何通过Card操作码选择不同的运算，并提供了A、B固定值下的仿真波形图结果。

目标

使用Verilog硬件编程语言完成一个简单的、具有执行16 种算术逻辑运算操作的电路，要求的16 种操作如下表所示：

设计

编码

对ALU的16种运算的编码如下：

模块接口设计

信号说明如下：
• 定义四个输入信号A、B、Cin、Card。其中，A、B 为32 位运算数，Card 为5 位运算操作码，Cin 为进
位。
• 定义三个输出信号F，Cout，Zero，其中F 为运算结果，Cout 为结果进位，Zero 为零标志。

Verilog代码实现

`define T_A_add_B			5'b00001
`define T_A_add_B_cin	5'b00010
`define T_A_sub_B			5'b00011
`define T_A_sub_B_cin	5'b00100
`define T_B_sub_A			5'b00101
`define T_B_sub_A_cin	5'b00110
`define T_value_A			5'b00111
`define T_value_B			5'b01000
`define T_not_A			5'b01001
`define T_not_B			5'b01010
`define T_or				5'b01011
`define T_and				5'b01100
`define T_xnot				5'b01101
`define T_xor				5'b01110
`define T_not_AB			5'b01111
`define T_zero				5'b10000
module alu(
	input [31:0] A ,     // 操作数
	input [31:0] B ,     // 操作数
	input Cin ,				// 进位
	input [4 :0] Card,	// 控制
	
	output [31:0] F ,  	// 结果
	output Cout,  			// 进位
	output Zero  			// 零标识位
);

	//  保存运算结果
	wire [31:0] A_add_B_result;
	wire [31:0] A_add_B_cin_result;
	wire [31:0] A_sub_B_result;
	wire [31:0] A_sub_B_cin_result;
	wire [31:0] B_sub_A_result;
	wire [31:0] B_sub_A_cin_result;
	wire [31:0] value_A_result;
	wire [31:0] value_B_result;
	wire [31:0] not_A_result;
	wire