小梅哥爱漂流-优快云博客

原创【小梅哥FPGA】高性能Qt数据可视化优化方案

QCustomPlot是一个基于Qt的第三方绘图库，该库提供了丰富的绘图功能，它提供了丰富的绘图功能，包括图表、图形、坐标轴等。从QCustomPlot官网下载最新源码，解压后得到 qcustomplot.h 和 qcustomplot.cpp，添加到工程中。在开发数据可视化系统时常会有以下瓶颈：1.CPU过载‌：频繁的数据计算和UI刷新。2.内存拷贝‌：大规模数据传递时的冗余操作。3.绘图API效率‌：低效的图形绘制指令（如逐点绘制）。4.线程竞争‌：数据生成与UI更新线程的同步问题。

2025-03-26 17:35:30 746

原创【小梅哥FPGA】在单片机编程时如何避免变量因中断而被改变

volatile的意思是“易变的”，它是一个特征修饰符，表示这个变量可能会被意想不到地改变。也就是volatile告诉编译器，定义的变量任意时刻都有可能发生意想不到的变化，因此不要对这个变量的存取进行优化，每次存取这个变量时，都要直接访问变量的原始地址，而不是通过寄存器。1. 硬件寄存器访问：在嵌入式系统中，与硬件设备的寄存器进行交互时，由于硬件可能会随时修改寄存器的值，如定时器、串口、ADC 等设备的寄存器，使用volatile能保证每次访问的都是寄存器的最新值，而不是编译器可能缓存的旧值。

2025-03-25 16:13:24 358

原创【小梅哥FPGA】verilog仿真高阻态与不定态问题解析

Verilog HDL（Hardware Description Language）是在 C 语言的基础上发展起来的一种硬件描述语言（用它可以表示逻辑电路图、逻辑表达式、数字逻辑系统所完成的逻辑功能等）具有灵活性高、易学易用等特点。Verilog HDL 可以在较短的时间内学习和掌握，目前已经在 FPGA 开发/IC 设计领域占据绝对的领导地位。在Verilog的有很多人在进行模块例化时遇到了一些问题，导致仿真时出现了高阻态等现象，这里对问题的原因和解决方法进行一些总结。

2025-03-24 17:48:33 918

原创【小梅哥FPGA】VHDL硬件描述语言基础知识

在 FPGA（现场可编程门阵列）行业中，许多从业者在工作里都有过理解，甚至调用基于 VHDL 语言编写的数字逻辑设计代码的经历。VHDL 作为数字电路设计领域的两大主流硬件描述语言之一，其语法标准的诞生比另一个主流标准 Verilog 早了约 8 年。相较于 Verilog，VHDL 语言在严谨性和准确性方面表现更优。即便在 Verilog 广泛应用的当下，军工和航空航天领域依然偏好使用 VHDL。此外，Xilinx 原厂提供的大量开源设计也采用 VHDL 语言编写。这些因素共同促使 VHDL 语言始终保持

2025-03-20 17:42:01 660

原创【小梅哥FPGA】关于在Ubuntu虚拟机下编译开发板使用的Qt程序

通过前四步，你已经掌握了：1. 选对编译器‌ → 根据开发板架构（32位/64位）精准匹配工具链。2. 看准版本号‌ → 确保编译器与开发板系统“门当户对”。3. 巧用预构建工具链‌ → 拒绝从零编译，效率翻倍！现在，只需在Qt Creator中配置好工具链路径，点击“构建”，就能生成开发板专属的Qt程序。拷贝到开发板运行，享受“一次编译，到处运行”的快乐吧！欢迎关注小梅哥！我们将持续分享FPGA学习与使用中的问题及解决思路。

2025-03-19 16:09:21 338

原创【小梅哥FPGA】ZYNQ Linux 调试技巧：Uboot与Linux环境下GPIO控制的多种方法

在Linux系统中，devmem 命令是直接读写内存（包括寄存器）的得力助手，尤其在嵌入式Linux系统中，常用于调试和快速测试。最后，通过以上在Uboot和Linux环境下的多种方法，开发者可以根据实际需求和场景，灵活选择来实现对ZYNQ（或其他类型芯片）的GPIO输出高低电平的精准控制，为项目开发提供有力支持。在本篇文章中，笔者将以最为基础的GPIO为例，分享几种在ZYNQ Linux环境下常用的GPIO控制与调试方法，希望能为大家在ZYNQ Linux开发中提供助力。

2025-03-18 17:45:46 765

原创【小梅哥FPGA】DAP Link通信错误常见问题与解决方案

然而，这种灵活性也可能导致一些问题，例如，必须通过FPGA约束文件精确指定调试引脚，否则会出现物理层通信失败，导致DAP-Link虽然已成功连接，但在Keil中却无法识别。打开HQ软件，查看设计管理器中是否包含引脚约束文件（文件后缀为.upc，可以在我们任何一个例程中CM3_System文件夹下进行复制添加），DAP Link两个使用到的引脚是否分配正确，正确的引脚分配如下所示。插上DAP之后，设备管理器没反应，Type-C线只支持充电的功能，不支持通讯。检查自己FPGA侧的代码中是否包含以下代码。

2025-03-17 17:46:27 514

原创【小梅哥FPGA】 Vitis开发中自定义IP的Makefile路径问题解决方案

该报错在笔者查阅相关信息后，才了解到这其实是一种找不到文件路径的BUG，出现这个BUG，是因为Vitis没有再像SDK一样为用户自动编写能够编译通过的makefile文件，官方是希望开发者做一个完整的makefile文件再编译进去，所以这个问题需要我们手动去修复。在 Vivado 中完成 ip 设计后，打开在ip_repo/（custom_ip_name）/drivers/（custom_ip_name）/src 路径文件夹中的 makefile原始文件。文件)，头文件修改后无法触发重新编译。

2025-03-14 18:00:22 404 1

原创【小梅哥FPGA】基于CH569方案的USB3.0高速模拟信号采集系统

CH569微控制器使用RISC-V3A内核，支持RISC-V 指令的IMAC子集。片上采取128位数据宽度的DMA以支持多个高速外设的高带宽需求，实现大数据量的高速传输。外设包括USB3.0超速、USB2.0高速主机和设备控制器及收发器PHY、千兆以太网控制器、专用高速SerDes控制器及收发器PHY、SD/EMMC接口控制器、加解密模块、高速并行接口、数字视频接口DVP等，可广泛应用于流媒体、即时存储、超高速FIFO、通讯延长、安防监控等应用场景。

2025-03-13 18:27:54 1098

原创 [小梅哥FPGA] 使用Verilog实现AD7606C芯片软件模式调试

AD7606是根据ADI公司针对电源设计，工业检测，闭环控制等工业应用推出的一款，16位、八通道、同步并行采样率最高为每通道200KSPS，输入电压范围±5V，最高可达±10V，该芯片满足工业级应用的温度范围。这里需要特别声明，当程序下载后，默认是进入硬件模式，当我们通过上位机，比如通过网络调试助手发送带有04寄存器的指令，就是进入软件模式进行修改寄存器。2.根据芯片引脚示意图，我们在软件模式下，需要一个写使能引脚，需要将10号引脚单独出来，对于ACM7606C模块来说，就是将。然后再发送一次全零的指令，

2025-03-12 18:17:15 737

原创 [小梅哥FPGA] 如何通过动态重配置实现FPGA时钟的实时频率/相位/占空比调整？

PLL和MMCM是实际存在的硬件电路，用以对输入时钟的负面变化，如抖动、频率变化、相位偏移、占空比失真等进行处理。基于该表，用户在初始化Clk_Wiz后，只需要计算好所需的频率、相位、占空比对应的设置值，使用Xil_Out32函数配置对应寄存器即可。通过上述步骤，在平时的开发调试过程中，亦或是一些对于时钟可能有着实时性要求的设计（如数据采集、图像处理）里，我们便可以在无需重新修改设计的前提下，通过AXI4总线来完成对时钟频率、相位的调控，从而达到缩短设计周期以及让设计适应更多场景的目的。

2025-03-11 17:07:28 1068

原创找不到下载器？下不进程序？装不上驱动？一文解决Xilinx下载器使用过程中的各种常见问题。

在使用Xilinx开发板时，需要使用vivado或者sdk/vitis下载程序，而在这个过程中有时会遇到一些奇怪的问题导致无法下载程序，其中一个主要问题就是软件连接不到开发板，导致连接不到开发板的原因有不少，小梅哥总结了一系列常见的情况，在这里给大家分享一下排查经验。右键卸载设备，勾选“删除此设备的驱动程序软件”，卸载后拔插下载器，如果还是有libusbk设备就继续卸载，直到出现上文中“USB Serial Converter”或者“Digilent USB Device”设备，然后继续往下执行。

2025-03-10 17:49:31 1522

原创【智多晶FPGA-041】基于串口的在线升级方案

3)输入需要擦除的块区的个数，根据不同的Flash芯片进行设置，以W25Q64为例，一个扇区的大小为4K（4096个字节），一个块的大小为64K（65536个字节），一共有128个块，每块16个扇区，如果你需要烧写的文件大小为1059076个字节，选择使用扇区擦除的话，需要擦除的个数为259个，选择用块擦除的话，需要擦除17个块。在进行发送的时候要转换成16进制的数进行发送（需要注意的是定义的输入的数据是24位，如果需要擦除的块区的个数是17的话，需要输入的值为00 00 11）。

2024-06-13 10:42:10 1689 1

原创【ZYNQ逻辑】ZYNQ彩色图像灰度化的设计实现

设计基于ZYNQ串口传图显示（TFT和HDMI）系统搭建，在其基础上添加了灰度转换模块，实现彩色图像与灰度图像的同屏显示。用户可以使用小梅哥串口传图工具传输400*480分辨率的图像，输入数据会经过灰度处理后与原数据拼接在一起，最终形成一个800*480分辨率的彩色（左）+灰度（右）的图像。拼接的图像数据会被存储在DDR3中，在需要的时候读出，用于TFT屏以及HDMI显示器显示。为了方便用户测试，设计中还通过条件编译，预设了四种模式测试数据。———————————————————已绑定资源。

2024-06-05 09:50:30 358

原创【ZYNQ逻辑】基于 DDR3 的串口传图帧缓存系统设计实现

【设计说明】本帖内容仅适配小梅哥ZYNQ系列开发板设计基于小梅哥ZYNQ系列开发板，用户可以通过小梅哥串口传图助手向开发板下发800*480分辨率图像数据。数据在被FPGA接收后会通过AXI接口传输到PS端，由PS端的DDR控制器存储进DDR3中，在需要时读出，用于TFT和HDMI的显示。【设计结构框图】【效果展示】

2024-06-03 09:59:57 427

原创【zynq】AXI4协议介绍及波形分析

这两个IP核能够自动对总线进行统一管理，完成协议间的转换（AXI3、AXI4、AXI4-Lite），通常这些IP核会在构建硬件系统时，由Vivado自动添加。AXI4协议与AXI3协议整体结构上一样，仅在突发以及一些信号上存在差异，在基于ZYNQ器件的工程设计中，开发者往往接触的更多的是AXI4协议。所以本帖将以上述所说的内容为切入点，简单为大家介绍AXI4协议（AXI4-FULL）的结构、工作机理，并通过具体的代码以及波形数据分析，对原理作进一步论证。读者可根据手册，自行创建工程。

2024-05-31 10:24:53 437

原创【Zynq】【XADC】Zynq使用XADC测量外部电压

Zynq内部自带的XADC硬核，可用于测量和监控内部重要节点的电压和芯片温度等，并且还带有外部引脚可测量外部电压，其分辨率为12bit，单端测量范围为0~1V。

2024-05-15 18:04:05 1748 2

原创【Zynq】【Lwip】解决使用官方lwip模板时自动协商失败的问题

近期有小伙伴在使用ACZ702开发板尝试官方的lwip模板做实验时，出现自动协商失败或者Phy设置失败的问题这个问题可以在bsp中关闭自动协商解决，但治标不治本，因此这里教大家如何一劳永逸的解决这个问题。备注：使用lwip echo server模板时，关闭自动协商会出现Link up/down反复的Bug，要么根据本帖修改源码，要么更换其它模板关闭自协商。

2024-05-15 17:40:18 2830

原创【ZYNQ】ZYNQ器件的DDR3存储器使用相关知识介绍

PS部分的DDR3存储器使用，不需要，也不能调用MIG IP来控制，只需要在设计中添加ZYNQ7 Processing System 组件，并配置好DDR相关的参数，即可使用。回到ACZ702开发板本身，该开发板PS侧设计了32位的DDR3存储器模组，但PL侧没有再设计独立的DDR3存储器，PL侧不设计独立的DDR3存储器主要是因为PL侧总共也就100或125个管脚，而一片16位的DDR存储器就要使用40多个FPGA管脚，所以在不是特别必要的情况下，就没有在PL侧设计独立DDR3存储器。

2024-05-10 16:18:31 3177

原创【ZYNQ逻辑】AXI接口转换模块设计

DDR作为大容量存储器件，在FPGA设计中占有十分重要的地位。对于xilinx的7系列fpga以及Zynq-7000系列SoC来说，要想实现数据对DDR的读写，通用的解决方案是使用mig软核作为控制器，控制数据的读写进行。ACZ702和ACZ7015开发板使用的主控器件隶属于Zynq-7000系列。与ACX720所使用的Artix-7系列的XC7A35T器件不同的是，这些器件PS侧自带有硬核DDR控制器，PL端（FPGA逻辑部分）可以通过AXI总线使用PS端的DDR控制器完成对DDR的读写操作。

2024-05-10 15:59:32 1069

原创【Zynq】vivado2019.1 sdk下载程序时报错的解决方案

这个是vivado2019.1的软件bug，xilinx官方给出了解决方案。如题，如果在Vivado2019.1的sdk中下载程序时，出现以下情况。可以参考Xilinx官方给的帖子，下载补丁。

2024-05-10 15:00:07 647

原创【ZYNQ】逻辑设计固化流程

3.将SD卡插入开发板中，切换启动模式为SD卡启动后为开发板上电，如果开发板成功启动并出现预期现象，说明固化成功，反之用户需要检查是否有步骤存在错误或遗漏。例如，ACZ702开发板使用的是两片16位的型号为MT41K128M16 JT-125的DDR3存储芯片，配置时就只需要配置DDR型号。5.将开发板断电，切换到QSPI模式后重新上电，如果开发板成功启动并出现预期现象，说明固化成功，反之用户需要检查是否有步骤存在错误或遗漏。2.创建FSBL工程完成后，SDK会对工程编译，生成我们所需的FSBL.elf。

2024-05-10 14:30:36 1050

原创使用MIG 7 series IP核导致Vivado闪退的解决方法

在使用Vivado创建MicroBlaze软核，然后添加了MIG 7 Series软核后，在进行Generate Block Design时会出现闪退问题，且工程目录下的。日志内容为An unexpected error has occurred (EXCEPTION_ACCESS_VIOLATION)，表示发生了意外错误。_mig_7series_0_1路径下会出现hs_err_pid开头的异常日志，这里。问题即可解决，怀疑是由于编码或者软件Bug的原因导致的。解决方法是，使用文本格式打开上述目录下的。

2024-05-10 10:57:59 1029

原创国产智多晶FPGA使用Modelsim仿真RTL设计方法

这里给大家介绍国产FPGA厂家“西安智多晶”微电子的FPGA使用Modelsim软件仿真智多晶FPGA的RTL设计的方法。本博客将陆续发表更多国产FPGA的开发和使用方法。在前面fpga_led小节讲解了智多晶fpga的基本开发流程，并讲解了使用Modelsim编译SA5Z系列器件库。本节我们在fpga_led工程的基础上讲解智多晶fpga联合Modelsim进行仿真验证的流程。...

2022-07-23 22:36:28 2094

原创国产智多晶FPGA使用Modelsim仿真时器件库的编译方法

本帖介绍使用Modelsim仿真智多晶FPGA设计时候需要用到的各种底层库的编译方法。使用Modelsim仿真智多晶FPGA的设计工程，需要首先对其器件底层库文件进行编译以得到Modelsim能够识别的库文件。该步骤需要在第一次使用智多晶FPGA的时候进行，而编译出来的库后续可以随时使用，不用每次仿真之前再编译。因此本内容单独摘出来作为一节。...

2022-07-23 22:14:18 1370 1

原创国产智多晶FPGA基于Verilog的设计开发流程

这里给大家介绍国产FPGA厂家“西安智多晶”微电子的FPGA基于Verilog进行逻辑设计的开发流程，步骤详细，可作为大家的评估参考。

2022-07-23 22:00:26 1924

原创国产智多晶FPGA 带Cortex-M3硬核CPU的FPGA器件简介

这里给大家介绍国产FPGA厂家“西安智多晶”微电子带Cortex-M3硬核CPU的FPGA芯片的相关资源。本博客将陆续发表更多国产FPGA的开发和使用方法。

2022-07-23 21:42:51 2367

原创国产智多晶FPGA下载器（调试器）的驱动安装方法

这里给大家介绍国产FPGA厂家“西安智多晶”微电子的FPGA下载程序时用到的下载器(调试器)的驱动安装方法。本博客将陆续发表更多国产FPGA的开发和使用方法。

2022-07-23 21:35:51 1629

原创国产智多晶FPGA开发软件HqFPGA下载和安装方法

智多晶FPGA 设计开发软件HQFPGA软件安装说明

2022-07-23 21:24:48 1799

原创【工程源码】ARM汇编指令连载二

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。ARM微处理器的指令集是加载/存储型的，即指令集中大部分指令仅能处理寄存器中的数据，而且处理结构都要放回寄存器。而对系统存储器的访问则需要通过专门的加载/存储指令来完成。ARM微处理器的指令集可以分为数据处理指令、数据加载指令与存储指令，分支指令、程序状态寄存器（PSR）处理指令、...

2020-02-29 20:52:45 265

原创【工程源码】FPGA免费视频课程观看地址和介绍

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。1、《FPGA设计思想与验证方法视频教程》该视频属于小梅哥的经典之作，共20集，按照循序渐进的方式，依次讲解FPGA开发中的各种常见设计和调试方法，并涵盖了非常多的应用知识点，整个课程全部现场讲解原理，现场写代码调代码，非常适合0基础的用户学习。以下为课程在线观看链接。ht...

2020-02-29 20:49:43 571

原创【工程源码】数字信号处理学习——混频器

混频混频是指将信号从一个频率变换到另外一个频率的过程 ,其实质是频谱线性搬移的过程。简单的说，就是两个信号相乘。相乘的结果就得到两种频率，和频、差频。可以用积化和差公式观察和频、差频信号的产生。在模拟电路中经常见到的就是把接收机接收到的高频信号，经过混频变成中频信号。上次课设用三极管搭了一个混频器，频率太高，搞到头大！最后还是用了乘法器芯片。当然这次设计的是数字混频。数字混...

2020-02-29 20:14:30 3240

原创【工程源码】ubuntu18.04使用静态ip

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。 ubuntu 18.04已经正式发布。后面会有更多小伙伴会迁移到这个系统。所以将这个设置ip的帖子更新了。在ubuntu18.04中，使用 NetPlan 进行网络管理。而且16.04之前使用的/etc/network/interfaces也已经不再使用。现在必须使用...

2020-02-29 19:55:46 235

原创【工程源码】ARM汇编指令连载一

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。虽然现在很少有程序使用汇编进行编写，但是了解一下还是很有必要的。了解这个有些bug找起来会快很多。我现在看一些执行起来很奇怪的代码，就直接看看对应的汇编部分，很多C语言中不易发现的问题，汇编一目了然。相信了解过arm汇编的都听说过ARM指令集，Thumb指令集。现在...

2020-02-29 19:34:15 281 1

原创【工程源码】已经安装器件库却报未安装——解决方案

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。在软件安装过程中，明明安装了器件库。打开 Quartus II 却显示没有安装的情况：我们点击YES，指向device所在的目录，安装器件即可。（点击否，重新安装，发现器件已经变成了不可选状态，无法解决问题。）...

2020-02-28 20:42:40 1018

原创【工程源码】BMP2mif文件软件，方便使用ROM存储图像数据并显示

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。BMP2mif文件软件，方便使用ROM存储图像数据并显示用。懂的下载...

2020-02-28 20:38:14 1473

原创【工程源码】Quartus时序约束教程

本文FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。

2020-02-28 20:32:30 1698

原创【工程源码】Verilog语言例程《王金明：《Verilog HDL 程序设计教程》》

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。

2020-02-28 20:19:05 1198

原创【工程源码】无法下载FPGA程序，无法start，找不到下载器

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。很多新手在刚开始接触FPGA学习的时候，都不会下载程序，经常出现无法下载程序，或者说下载窗口找不到下载器，或者Start按钮是灰色的情况，如下图1所示：这种情况下，会显示NoHardware，可以点击左上角的Hardware Setup按钮进入下载器设置界面，进入界面...

2020-02-28 19:39:05 8162 1

原创【工程源码】NIOS II 自定义IP核的静态地址对齐和动态地址对齐

本文和设计代码由FPGA爱好者小梅哥编写，未经作者许可，本文仅允许网络论坛复制转载，且转载时请标明原作者。如果使用静态地址对齐（每个寄存器在Avalon总线上占4个字节的地址）设置IP使用静态地址对齐的方式为，在hw.tcl脚本里加上一局话：set_interface_property as addressAlignment {NATIVE}在软件编程时可以使用IOWR（基地址，寄...

2020-02-12

04_vga_dual_ov5640_1280720_v1.rar

2020-02-12

Dual_Camera.pdf

2020-02-12

双摄转接板信号顺序.xlsx

2020-02-12

GM7123_VGA.pdf

芯航线FPGA学习套件【ADV7123/GM7123 VGA视频输出模块】原理图附件为芯航线FPGA学习套件【ADV7123 VGA视频输出模块】原理图文件，供需要的朋友下载。

2020-02-12

XLH_USB_Console.rar

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