zbxiaowu的博客

在计算机、数字信号处理器件以及FPGA中，数字和信号变量都用二进制表示的。二进制点将数字的整数和小数部分分开。 定点表示就是小数点在数中的位置是固定不变的。定点数通常把数限制在1和-1之间，把小数点规定在符号位和数据位之间，则整数位作为符号位，0表示正数，1表示复数。 数的原码（符号+绝对值）、反码（符号+反码）和补码（符号+补码） 正数：符号位是0，原码、反码和补码的表示都是一样的； 负

always模块 这个模块可以被综合，功能：一直重复执行，与其他模块是并行的。   使用格式：always @ (敏感事件列表) ，其中“敏感事件列表”的目的是触发always模块的进行。“敏感事件列表”通常由一个或多个事件表达式构成，构成的表达式就是模块启动的条件，当存在多个事件表达式时，要用关键词or将多个触发条件结合起来。 Verilog HDL的语法规定：对于模块启动条件中的多个触发