早晨起来发牢骚

1.verilog/vhdl的通用性太差了，对于结构化的风格是天然的不支持呀。特别是对于数据密集型的程序。

   模块之间的数据不能共享，很是浪费资源。 不知道是不是有什么编程技巧？

2.单位的人都不太喜欢冷。看来有些特殊爱好果然不适于合群。

3。最近几个月，甚至一两年之内，做些什么好呢？