优化UVM环境（二）-将error/fatal红色字体打印，pass绿色字体打印

最新推荐文章于 2024-11-26 11:41:47 发布
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【UVM实战】第二章：一个简单的UVM验证平台（2）只有driver的验证平台【时序解读】
悟已往之不谏 知来者之可追
02-12 1385
只有driver的验证平台~
[UVM]UVM Register Model應用實例（Example）
元直的博客
04-11 1204
本文介绍了使用UVM RAL（Register Abstraction Layer）模型访问DMA设计中寄存器的方法。主要内容包括：1）DMA设计框图及寄存器定义；2）测试环境架构；3）创建UVM RAL模型的详细步骤：编写寄存器类、寄存器包、适配器类，并在环境中实例化；4）通过RAL模型进行寄存器读写访问；5）完整的测试序列代码和测试用例。该示例展示了如何通过UVM RAL模型规范地访问DUT寄存器，包括寄存器字段配置、内存映射设置以及寄存器读写操作，最后通过仿真验证了功能正确性。
[UVM源代码研究] UVM的field_automation实现的print()函数如何灵活控制打印数组元素的数量
sunstat的博客
03-21 2125
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优化UVM环境（五）-将case运行结果：pass/fail打印放在uvm report summary后面
yunduor909的博客
10-17 439
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case里面两个条件_你的case真的pass了吗？
weixin_39631370的博客
11-27 401
动态仿真是芯片前端验证最常见的手段，通过给DUT施加激励，然后检查输出结果或者内部行为，确保DUT功能和性能的正确性。验证新手经常犯的一个错误是，看到所有case都PASS就觉得万事大吉。事实上，这个case是真的PASS了吗？有没有可能是出错了没及时报告？或者测试激励根本就没有成功注入，DUT根本就没有动起来或者一直在空转？那么，如何判定一个case是真的PASS了呢？除了人工查看log和确认波...
优化UVM环境（三）-环境发包较多时，会触发timeout
yunduor909的博客
10-15 376
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UVM中打印格式及其控制方法
热门推荐
hh199203的博客
09-12 2万+
文章目录前言一、UVM中提供的打印宏二、UVM打印宏打印参数三、命令行控制打印信息总结 前言 在基于UVM的验证环境中写代码的时候，经常需要打印一些参数进行调试。本文主要总结一下，在UVM中如何去打印，以及如何去控制打印信息。 一、UVM中提供的打印宏 如下图所示，uvm中提供了`uvm_info、 `uvm_warning、`uvm_error、`uvm_fatal这四个宏，分别用于打印不同严重等级的信息。其中，`uvm_info这个宏还提供五个等级的可见度，分别是UVM_LOW、UVM_MEDIU
给日志信息加色
tinyle的专栏
11-10 880
给日志信息加色 我们在调测程序的时候，往往会打印许多信息到终端，但信息多了，也会带来不便。 后来在设计日志功能的时候， 往往会把日志信息分级， 通过级别控制开关来 输出某个级别或者某个级别以上的信息来达到筛选日志信息的目的，但很多级别信息 都需要输出的话还是不能解决信息量多， 查找敏感信息不方便的问题。 考虑到Linux终端下是可以通过shell提供的功能来设置输出信息的颜色的，那我们
[UVM]UVM_ERROR數量統計 --- 在env中override report_phase
元直的博客
04-14 2117
UVM_ERROR數量統計 一、如何在仿真結束后，報告ERROR的數量呢？ 1.1、可以在env中Override report_phase來實現 function void my_env::report_phase(uvm_phase phase); bit ...
The UVM Primer -- Chpater 19 UVM Reporting
追梦赤子心
03-20 579
Chpater 19 UVM Reporting 19.1 UVM Report Macro 测试平台在运行过程中，会产生大量数据和信息。这些信息需要筛选之后，才能呈献给我们，否则我们无法处理海量的信息。UVM提供Report来解决这个问题，通过uvm_report的宏，将需要打印的信息分级，并且我们可以在end_of_elaboration_phase()中控制输出。 UVM提供四种不同打印等...
SV+UVM验证实战-位宽转换8to12[牛客网VL33][QuestaSim]
qq_45806640的博客
09-08 965
适用于初学者。首先搭建UVM几大组件。
UVM基础-UVM之debug和打印
qq_36955425的博客
05-24 1万+
使用方法：component.set_report_severity_id_override(source, “id”, target)，component支持路径调用，例如在base_test中将driver内ID为“my_drv”的UVM_INFO改为UVM_WARNING，可以在base_test的connect_phase中调用：env.i_agt.drv.set_report_severity_id_override(UVM_INFO, “my_drv”, UVM_WARNING)。
让日志带上颜色
nailsoul的专栏
11-24 931
原理 让System.out和System.err打印出来的日志带上格式 格式如下 原理将待打印字符串添加格式头让输出流支持格式 字符串末尾添加清楚格式字符串 添加格式字串 \33[[背景色;][前景色;][其他格式;]其他格式m 如\33[30m \33[30;40;1m \33[1m; \33[33;43;1;3;51m 30-38 90-98代表前景色 40-48 100-108 代表背景色 1,3,4,7,921,51字体格式 清除格式字符串 \33[m 字符串最后一定要加 否则后
VCS 仿真 display 改变字体颜色
qq_31314985的博客
04-30 460
display打印彩色字/背景。
uvm-1.2 examples —— 2.2 event_pool
hh199203的博客
12-10 1067
2.2 event_pool 文章目录2.2 event_pool前言一、基本介绍二、代码分析1、test.sv2、仿真结果总结 前言 本文章以uvm-1.2/examples/simple/basic_examples/event_pool为例，简单介绍uvm_event_pool的创建和打印，另外通过参考这个例子，可以学习到如何判断测试用例是否pass，并向log文件中，写入测试用例pass或者fail的关键字。 一、基本介绍 uvm_event_pool顾名思义，就是存放uvm_event事件
UVM初学篇 -（21）UVM 打印信息机制
u011164476的博客
10-22 1839
在system verilog中，display作为打印信息的函数，UVM对$display进行了封装，对功能进行了加强,这就是uvm打印机制。uvm的`uvm_info宏的定义为：ID是作为message的标记符MSG就是真正要打印的文本1， 打印等级VERBOSITY用于传递uvm_verbosity枚举类型的数字。VERBOSITY为设置的打印的等级，从上到下一次为：UVM_NONE，UVM_LOW，UVM_MEDIUM，UVM_HIGH，UVM_FULL，UVM_DEBUG。
【UVM】打印机制
加油小狗的博客
11-26 938
打印
优化UVM环境（六）-在程序运行结束，给出log路径
yunduor909的博客
10-18 312
优化UVM环境（六）-在程序运行结束，给出log路径
Error: uninitialized virtual interface object at time 1000 in file /LocalRun/RUN/yupf/ys015_bkp/ys015/verif/uvc/spi/env/mcu_spi_regm_ext.svh line 118 #0 in \mcu_spi_regm_ext::reset at /LocalRun/RUN/yupf/ys015_bkp/ys015/verif/uvc/spi/env/mcu_spi_regm_ext.svh:118 #1 in \mcu_apb_base_test#($unit::mcu_spi_ral_ext,$unit::mcu_spi_regm_ext)::reset_phase at /LocalRun/RUN/yupf/ys015_bkp/ys015/verif/public/base/mcu_apb_base_test.svh:176 #2 in \uvm_reset_phase::exec_task at /soft/synopsys/vcs2013.06/uvm/uvm-1.1d/src/base/uvm_runtime_phases.svh:111 #3 in \uvm_task_phase::execute at /soft/synopsys/vcs2013.06/uvm/uvm-1.1d/src/base/uvm_task_phase.svh:150 #4 in \uvm_phase::execute_phase at /soft/synopsys/vcs2013.06/uvm/uvm-1.1d/src/base/uvm_phase.svh:1171 #5 in \uvm_phase::m_run_phases at /soft/synopsys/vcs2013.06/uvm/uvm-1.1d/src/base/uvm_phase.svh:1847 #6 in \uvm_root::run_test at /soft/synopsys/vcs2013.06/uvm/uvm-1.1d/src/base/uvm_root.svh:417 #7 in run_test at /soft/synopsys/vcs2013.06/uvm/uvm-1.1d/src/base/uvm_globals.svh:40 #8 in tb_top at /LocalRun/RUN/yupf/ys015_bkp/ys015/verif/ut/filelist/../tb/spi/tb_top.sv:332
最新发布
06-19
<think>我们正在处理一个UVM相关的错误：在文件mcu_spi_regm_ext.svh的reset函数第118行出现"未初始化的虚拟接口对象"错误。根据引用[2]中的信息，这种错误通常是因为没有通过uvm_config_db::set设置虚拟接口，或者没有成功通过uvm_config_db::get获取虚拟接口。因此，我们需要检查两个方面：1.在测试环境中（通常在test或env中）是否使用uvm_config_db::set将虚拟接口设置到配置数据库中。2.在需要获取虚拟接口的组件（如寄存器模型）中，是否使用uvm_config_db::get获取虚拟接口，并且路径和名称是否正确。具体到错误发生在reset函数中，这意味着在调用reset时，虚拟接口对象还没有被初始化（即没有成功获取到）。解决步骤：1.确认在顶层测试中已经将虚拟接口设置到uvm_config_db中，例如在test的build_phase中：uvm_config_db#(virtualspi_if)::set(this,"*","spi_vif",spi_if_instance);这里假设接口类型为spi_if，实例名为spi_if_instance，设置的名字为"spi_vif"。2.检查寄存器模型（mcu_spi_regm_ext）中，在获取虚拟接口的地方（通常在build_phase或connect_phase中）是否正确获取：if(!uvm_config_db#(virtualspi_if)::get(this,"","spi_vif",spi_vif))`uvm_fatal("NO_VIF","CouldnotgetvirtualinterfaceforSPI")注意：如果寄存器模型不是组件（而是uvm_object），则不能使用this指针，因为this指针指向的对象可能不在配置数据库的上下文中。此时，应该使用全局的uvm_root或者通过父组件来获取。3.由于错误出现在reset函数中，可能是reset在获取虚拟接口之前被调用。因此，需要确保获取虚拟接口的操作在reset之前完成。通常，在UVM中，build_phase是最先执行的，所以建议在build_phase中获取虚拟接口。4.如果寄存器模型不是组件（即不是uvm_component派生类），那么它可能没有build_phase。在这种情况下，我们需要在创建寄存器模型后，通过外部传入虚拟接口，或者通过其他方式（如配置对象）传递接口。考虑到寄存器模型通常是uvm_object，它没有build_phase，所以不能在build_phase中自动获取。因此，常见的做法是在顶层环境中创建寄存器模型后，将虚拟接口直接赋值给寄存器模型，或者通过配置对象传递。例如，在env的build_phase中：//创建寄存器模型reg_model=mcu_spi_regm_ext::type_id::create("reg_model");//设置寄存器模型的虚拟接口reg_model.spi_vif=spi_vif;//假设寄存器模型内部有一个spi_vif成员或者，在寄存器模型中，我们可以在reset函数被调用之前确保虚拟接口已经被设置。因此，我们需要检查寄存器模型中的虚拟接口是在何时被赋值的。根据错误信息，问题发生在mcu_spi_regm_ext.svh文件的reset函数第118行，那么我们可以查看该行代码，看看是哪个变量未初始化。很可能是访问了某个虚拟接口的成员，而该虚拟接口为null。因此，在寄存器模型中，我们应该在reset函数中使用虚拟接口之前检查其是否为空：if(spi_vif==null)`uvm_fatal("NO_VIF","Virtualinterfaceisnullinresetfunction")同时，确保在调用reset之前，虚拟接口已经被赋值。总结解决方案：1.确保虚拟接口在顶层测试中被正确设置到uvm_config_db中。2.如果寄存器模型是组件，则在build_phase中获取虚拟接口；如果不是，则通过外部传递（如在env中创建寄存器模型后直接赋值）。3.在寄存器模型的reset函数中，使用虚拟接口前检查其是否为空，并给出致命错误以方便调试。4.调整调用reset的时机，确保在虚拟接口赋值之后。此外，引用[3]提到关于`include"uvm_macros.svh"`的问题，虽然与当前错误不直接相关，但确保在编译单元中正确包含宏定义也是必要的。如果以上步骤都检查无误，但问题仍然存在，则可能需要检查路径设置是否正确（在set和get中的路径字符串是否匹配），以及是否在同一个测试平台中。由于错误信息指向reset函数，所以重点检查寄存器模型中的虚拟接口获取和赋值时机。下面是一个示例代码，展示如何在非组件的寄存器模型中设置虚拟接口：在env中：classmy_envextendsuvm_env;mcu_spi_regm_extreg_model;virtualspi_ifspi_vif;functionvoidbuild_phase(uvm_phasephase);super.build_phase(phase);//获取虚拟接口if(!uvm_config_db#(virtualspi_if)::get(this,"","spi_vif",spi_vif))`uvm_fatal("NO_VIF","env:Couldnotgetspi_vif")//创建寄存器模型reg_model=mcu_spi_regm_ext::type_id::create("reg_model");//将虚拟接口传递给寄存器模型reg_model.set_vif(spi_vif);endfunctionendclass在寄存器模型mcu_spi_regm_ext中：classmcu_spi_regm_extextendsuvm_reg_block;virtualspi_ifspi_vif;functionvoidset_vif(virtualspi_ifvif);spi_vif=vif;endfunctionfunctionvoidreset(stringkind="HARD");super.reset(kind);//使用spi_vif前检查if(spi_vif==null)`uvm_fatal("NO_VIF","spi_vifisnullinreset")//...其他复位操作，例如通过虚拟接口驱动信号endfunctionendclass这样，在env的build_phase中，我们获取了虚拟接口并传递给寄存器模型，然后才能调用reset（通常在复位阶段或配置阶段之后）。如果reset是在UVM的reset_phase中自动调用的，那么由于build_phase在reset_phase之前，所以虚拟接口已经被设置。请根据上述步骤检查你的代码。</think>### 解决UVM虚拟接口未初始化错误 #### 错误原因分析 在`mcu_spi_regm_ext.svh`的reset函数（第118行）出现未初始化的虚拟接口对象错误，核心原因是**虚拟接口未通过`uvm_config_db`正确传递到寄存器模型**。具体表现为： 1. **接口未设置**：未在Test层或Env层通过`uvm_config_db::set()`注册虚拟接口 2. **获取失败**：寄存器模型中的`uvm_config_db::get()`调用未成功获取接口 3. **时序问题**：在reset函数调用时，接口尚未初始化[^2] --- #### 解决方案（分步实现） ##### 步骤1：在Test层设置虚拟接口 ```systemverilog class base_test extends uvm_test; virtual spi_if spi_vif; // 声明虚拟接口 function void build_phase(uvm_phase phase); // 将物理接口绑定到虚拟接口 spi_vif = top_tb.spi_if_inst; // 关键步骤：将接口存入config_db uvm_config_db#(virtual spi_if)::set(this, "*.reg_model*", "spi_vif", spi_vif); endfunction endclass ``` **注意**：`"*.reg_model*"`中的通配符需匹配寄存器模型的实际层次路径[^2] ##### 步骤2：在寄存器模型中获取接口 ```systemverilog class mcu_spi_regm_ext extends uvm_reg_block; virtual spi_if spi_vif; // 声明虚拟接口句柄 function void build_phase(uvm_phase phase); // 关键步骤：从config_db获取接口 if(!uvm_config_db#(virtual spi_if)::get(null, "", "spi_vif", spi_vif)) begin `uvm_fatal("NO_VIF", "Virtual interface not found for register model!") end endfunction function void reset(string kind = "HARD"); super.reset(kind); // 现在可安全使用spi_vif spi_vif.reset <= 1'b1; // 第118行操作示例 endfunction endclass ``` ##### 步骤3：添加防御性检查（可选增强） ```systemverilog function void reset(string kind = "HARD"); super.reset(kind); // 添加接口空指针检查 if(spi_vif == null) begin `uvm_error("NULL_VIF", "Virtual interface is null in reset function") return; end spi_vif.reset <= 1'b1; // 原始第118行操作 endfunction ``` --- #### 关键验证点 1. **路径一致性**： - `set()`和`get()`中的接口名称必须一致（示例中均为`"spi_vif"`) - Test中的`set()`路径必须覆盖寄存器模型实例位置 2. **编译顺序**： - 确保包含虚拟接口定义的文件在`uvm_config_db::set`之前编译 - 检查是否在所有相关文件头部包含`import uvm_pkg::*;`[^3] 3. **运行时序**： - 寄存器模型的`build_phase`必须在调用`reset()`之前执行 - 使用`uvm_top.print_topology()`确认组件构建顺序 --- #### 典型错误场景排查表 | 现象 | 可能原因 | 解决方法 | |------|----------|----------| | `uvm_fatal("NO_VIF")` | 1. 接口未set<br>2. 路径不匹配 | 检查set/get的路径字符串一致性 | | reset中接口为null | 1. build_phase未执行<br>2. 接口获取代码被注释 | 取消get()代码注释[^2] | | 编译错误`undeclared identifier` | 未包含接口定义文件 | 在testbench顶层`include接口定义文件 | --- #### 扩展优化建议 1. **使用配置对象**： ```systemverilog // 创建包含vif的配置对象 uvm_config_db#(spi_config)::set(this, "*", "spi_config", cfg); ``` 2. **自动检查机制**： ```systemverilog if(!uvm_config_db#(virtual spi_if)::get(null, "", "spi_vif", spi_vif)) `uvm_fatal("FATAL_VIF", $sformatf("Interface path=%s", this.get_full_name())) ```
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