余茂99的博客

FPGA时钟设置处理方法always @ (posedge clk)clk会被设置成时钟线，优先设置（在FPGA内部有时钟的专属通道）所以，在FPGA中时钟线不宜过多，否者会造成资源浪费。解决方法：如果有两个时钟要使用，一个是50M，另一个是100M。那么采用以下编程方式always @ (posedge clk_100M or negedge rst)  begin

表1逻辑操作符逻辑操作符功能A,B逻辑操作结果C,D逻辑操作结果C,E逻辑操作结果~逻辑取反~A = 1’b1~C = 4’b0011~E = 6’b101001|逻辑或A|B = 1’b1C|D = 4’b

问题描述：1.使用32位的ISE版本时，initialize chain时候连接不上，提示"Can not find cable, check cable setup!"2.使用64位的ISE版本时，initialize chain连接上后立刻报错，提示"_impact4.exe已停止工作" 解决办法：step1:替换X86版本的简易载入档案函式库    进入“D:\Xil...

Vivado仿真报错Failure: ERROR:add_1 must be in range [-1,DEPTH-1]Failure: ERROR:empty_1 and not_empty_1 are inconsistent1、使用VIVADO2017.1仿真测试FFT的IP核时出现了以下错误，并且始终停在always@(posedge sys_clk or negedge...