[原创]Cadence软件使用记录1.5层次化设计原理图

最新推荐文章于 2025-07-11 18:09:27 发布
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回来补文章，实在时间紧
放一个问题：cadence 元器件引脚名称的隐藏与显示
问题：在元器件上右键->Edit Part，结果发现Pin Visible属性是灰色的，无法修改
在这里插入图片描述
办法：点菜单栏，在Options->Part Properties里面修改元器件引脚的显示和隐藏就可以了
在这里插入图片描述

层次化设计SCH

在dsn文件下新建一个总文件比如叫blockSCH
在这里插入图片描述
弹出如下对话框
在这里插入图片描述
按需填写，然后再blocksch总图中画个框
在这里插入图片描述
双击这个框
在这里插入图片描述
好了，左侧就会出现新建的文件夹和文件了，最终如下：

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Cadence OrCAD Capture 将Port信息从底层更新到顶层的方法
fydar的博客
09-02 1214
在进行层次化原理图设计时，不少人还习惯于自底向顶的设计方法，但是当设计完成时，如果底层图纸发生更改，不少设计师会从新设计顶层图纸，比较费时。本文简单介绍将底层信息更新到顶层的方法。
cadence原理图软件（orcad）层级原理图与位号
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自下而上画OrCAD层次原理图实例
03-20
自下而上画OrCAD层次原理图实例 层次原理图的优点 在层次原理图设计中，能在总模块图中清晰的看到各模块之间的信号连接关系，能通过右键相应模块，选择“Descend Hierarchy”进入相应模块的原理图，非常方便。
Cadence16.6层次式设计完整步骤
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07-11 244
摘要：扁平式原理图设计存在复用模块时修改网络名称繁琐的问题，层次式设计能有效解决。具体步骤包括：1)将子模块原理图设计好并用PORTNO端口引出接口；2)在TOP文件中通过Place Hierarchical Block功能添加各模块；3)调整模块布局并添加网络名；4)对于独立电源网络的模块需取消全局变量设置。层次式设计可实现模块化复用，提高设计效率。（148字）
层次式原理图设计.rar
02-09
成熟的主电路图， 可以参考
cadence原理图设计实例教程.pdf
07-01
cadence原理图设计实例教程，非常好的资料，值得学习珍藏，很好的cadence资料，希望对你的学习和工作带来帮助。
Cadence17.2模块化设计教程
02-10
Cadence17.2模块化设计教程涵盖了从原理图的绘制到模块生成，再到模块在PCB中的调用和应用的全过程。模块化设计是一种将复杂电路设计分解为可管理、可复用的模块单元的方法，旨在提高设计效率，便于后续的电路修改、...
Cadence HDL原理图设计教程 Version16.6.zip
08-21
Cadence HDL（硬件描述语言）原理图设计教程 Version16.6 是一套全面的指导材料，专为学习和精通使用Cadence软件进行HDL设计的工程师和学生准备。Cadence是一款广泛应用于电子设计自动化（EDA）领域的工具，主要用于...
Cadence原理图设计与Allegro Layout设计实例操作及清晰截图
最新发布
07-18
它支持多种原理图设计方式，包括简单电路原理图设计（通常为单张图纸）、平坦式电路原理图设计（由多张图纸拼接而成）以及层次式电路原理图设计（基于层次结构关系构建，由多张图纸组成），为设计人员提供了灵活的...
cadence中原理图层次化设计
zhang0613的博客
07-06 6701
通过这种自下而上的方法进行原理图层次化设计，可以更好地组织和管理电路图，使得电路更加清晰易懂，同时还可以方便地进行模块化的设计和修改。这样，复杂的电路就被简化了。层次化电路图将整个电路按不同的功能分成若干个子电路，每个子电路负责一部分特定的功能，这样可以使整个电路的设计结构更加清晰，便于理解和操作。6，在顶层原理图页中，将之前创建的层次块拖拽到合适的位置，调整层次块的大小和pin的位置，并连接它们的端口。：每个子电路都是一个独立的模块，可以重复调用，这样可以在不同的电路设计中复用这些模块，提高设计的效率。
Cadence 01_C 创建工程文件,层次原理图设计
Matlab - Data_Reconstruction
03-06 2441
Capture的Project是用来管理相关文件及属性的。新建Project的同时，Capture会自动创建相关的文件，如DSN、OPJ文件等，根据创建的Project类型的不同，生成的文件也不尽相同。 根据不同后续处理的要求，新建Project时必须选择相应的类型。Capture支持四种不同的Project类型。 在菜单栏中选择file>new>Project Ana...
cadence SPB17.4 - orcad - 层次原理图
谢绝(无视)留言与私信
05-11 1万+
cadence SPB17.4 - orcad - 层次原理图 前言 层次原理图的好处: 不用画一张大图(所有的电路都挤到一起，看不清，要来回局部缩放; 如果要将工程的一部分子电路给第三方做参考,也很方便,不用做脱敏处理), 在一张子图中将局部电路(或在顶层原理图中将子图模块之间的接口关系)看的很清楚，从顶层原理图到子图(或从子图回到顶层原理图)很方便。 层次原理图的子图间用接口连接，可以理清顶层总图和子图的电气接口连接关系。 如果需要迭代，当接口不变时，只需要改对应的子原理图就行。不用担心影响
Cadence原理图层次化设计
piaolingyekong的专栏
06-14 6724
背景：工作几年，硬件原理图一直都是平坦式设计，几经辗转，入职一家新的公司，新公司设计工具是AD，并且硬件原理图都是层次化设计，在此背景下，本人Cadence原理图就由平坦式转入层次化设计。概述：层次式电路设计（Hierarchical Design）：通常是在设计比较复杂的电路和系统时采用的一种自上而下的电路设计方法，即首先在一张图纸上设计电路总体框图，然后再在另外层次图纸上设计每个框图代表的子电路结构，下一层次中还可以包括框图，按层次关系将子电路框图逐级细分，直到最低层次上为具体电路图，不再包括子电路框图
Cadence：层次化电路+信号线束
既有随处可栖的江湖，也有追风逐梦的骁勇！
01-10 3272
使用多对SPI，Instance Name要按顺序命名，例如SPI1、SPI2等，建议和5中Pin名一致。可以看出，原理图中的两个Block，以信号线束的方式，在pcb中正确的连接在一起。连接，NetGroup Block中集散的pin和IC的pin相连，如下图所示；b：在弹出对话框中，依次建立网络（以SPI为例）；使用多对SPI，要按顺序命名，如SPI1、SPI2等。， 绘制Netgroup Block，如下图；（此时的pin相当于Bus），选择想添加的。导出网表，导入pcb中。
【Cadence 17.2】从入门到精通_ 第四章 原理图设计基础
快乐更博
04-13 3323
原理图分类 a) 简单原理图设计，即只由单张图纸构成； b) 平坦式原理图设计，由多张图纸拼接而成，在空间结构上是在同一个层次的电路，只是分布在不同图纸上，每张图纸通过页间连接符连接起来，不同图纸依靠相同名称的页间连接符进行电气连接； c) 层次式原理图设计，多张图纸按一定层次关系构成，一般现在一张图纸上用框图的形式设置顶层电路，在另外的图纸上设计每个框图所代表的子原理图。 PCB各个组成部分与原理图上电气符号的对应关系 a) 元器件：原理图中的元器件符号主要由元器件管脚和边框组成，其中元器件管脚需要和实际
cadence16.6 层次式设计如何将各模块原理图dsn文件添加到一个总的含有top文件的DSN文件中
weixin_45833835的博客
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摘要： 本文介绍如何将模块原理图整合到全局设计中。首先打开模块的.dsn文件，复制SCHEMATIC1文件夹，粘贴到全局.dsn并重命名。然后创建顶层文件：在全局.dsn中新建原理图（如TOP），添加页面并重命名，最后将TOP文件夹设为根目录（MakeRoot）。通过以上步骤实现模块与全局设计的层级整合。
Cadence OrCAD: 层次化设计 Hierarchical Design
Fantasy237的博客
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详细介绍OrCAD的原理图层次化设计方法。
EDA软件_Cadence_OrCAD Capture层次式电路设计
快乐梦想家
03-07 1万+
本文简单介绍了Cadence OrCAD capture实现层次式电路设计的方法，给自己留个备份，供大家参考。
Cadence OrCAD Capture 层次化设计单模块多次复用功能说明与效果演示
fydar的博客
11-03 2892
刚开始使用Capture进行层次化原理图设计时，有些工程师总是习惯，将每个需要的电路模块均在底层画出，然后再在顶层将其连接。其实Capture支持单模块多次例化的功能。本文对该功能进行演示。
cadence层次化原理图设计
05-28
### Cadence 层次化原理图设计教程与技术细节 层次化设计是 Cadence OrCAD 中一种强大的功能，能够帮助工程师更好地组织和管理复杂的电路设计。以下是对 Cadence 软件在层次化原理图设计中的使用方法和技术细节的详细说明： #### 1. 创建层次化设计项目 在开始设计之前，需要创建一个新的原理图项目。通过执行菜单命令 `File -> New -> Project`，可以新建一个项目文件夹[^2]。此项目文件夹将包含所有与层次化设计相关的子图和配置文件。 #### 2. 绘制顶层框图 在顶层原理图页面中，绘制整个系统的结构框图。通过执行菜单命令 `Place -> Hierarchical Block`，可以在页面上放置一个表示子模块的方框[^3]。每个方框代表一个子模块，后续将在这些子模块中设计具体的电路。 #### 3. 添加层次化端口 为了实现不同层次之间的连接，需要为每个子模块添加端口。通过执行菜单命令 `Place -> Hierarchical PIN`，可以为子模块定义输入、输出或双向端口[^2]。这些端口用于连接顶层框图和其他子模块。 #### 4. 创建子模块电路图 选中顶层框图中的某个子模块方框并双击，系统会自动创建一个新的电路图页文件夹，并打开该子模块的设计界面[^3]。在此界面中，可以设计具体的电路逻辑。 #### 5. 子模块间的互连 在子模块中，通过 `Place -> Port` 命令添加端口。单根线端口可以直接命名，例如 `FPGA`；总线端口则需要指定范围，例如 `CAM[0...7]` 表示包含 8 根线的总线端口。对于总线端口，还需要在总线入口处标明序号以确保正确连接。 #### 6. 更新设计同步 当某个子模块的电路发生更改时，可以通过右键点击顶层框图中的对应模块，选择 `Synchronize Up` 或 `Synchronize Down` 来更新设计[^3]。`Synchronize Up` 用于将子模块的更改同步到顶层框图，而 `Synchronize Down` 则用于将顶层框图的更改同步到子模块。 #### 7. 最佳实践建议 - **清晰的功能划分**：在设计初期明确系统功能模块的划分，有助于后续设计和维护。 - **规范命名规则**：为端口、信号和子模块制定统一的命名规则，提高设计可读性。 - **版本控制**：定期保存设计文件，并使用版本控制系统记录更改历史。 - **验证设计一致性**：在完成设计后，检查所有层次之间的连接是否一致，避免潜在错误。 ```python # 示例代码：层次化设计中的端口命名规则 port_names = ["CLK", "RST", "DATA_IN", "DATA_OUT"] for name in port_names: print(f"Adding port: {name}") ```
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