DDR阅读理解-CAS

从协议出发, 理解DDR的工作原理

系列其他文章：
DDR阅读理解-FGR Mode

---

---

一、基础概念

CAS（Column Address Strobe）：最初指列地址选通信号，用于定位内存中的列地址。随着DDR协议演进，其含义逐渐分化为时序参数和信号引脚两类。
相关参数

• CL（CAS Latency）：读命令到数据输出的延迟（nCK）。
• CWL（CAS Write Latency）：写命令到数据输入的延迟(nCK)。
• RL（Read Latency）：DDR5中引入，替代CL的新术语。
• WCK2CK Sync：LPDDR5中用于同步写时钟（WCK）与主时钟（CK）的机制。

二、DDR4

• CL（CAS Latency）：
  • 核心读延迟参数，定义从发出读命令（READ）到数据输出的时间。
• CWL（CAS Write Latency）：
  • 写操作的延迟参数，定义从写命令（WRITE）到数据输入的时间。
  • Write Latency(WL) = AL+CWL+PL，其中AL是附加延迟用于补偿命令总线和数据总线的时序对齐，避免信号传播速度差异导致时序错位；PL是CA Parity check的附加延迟。
• CAS_n引脚：
  • 命令总线（CMD）的一部分，与RAS_n、WE_n组合发送操作命令（如激活、读写）。
  • 例如：CAS_n=0, RAS_n=1, WE_n=0 表示读命令。

CL和CWL是两个独立的时序参数，可以灵活地平衡读写性能与功耗。

CL大于CWL的原因是因为：

• 写操作：
  Ⅰ. 写命令发出后，数据通过DQ总线直接输入到Sense Amplifier（SA）的列缓存。
  Ⅱ. 数据与SA中的行数据合并后，直接写回存储单元（电容）。
  关键路径: 数据仅需到达SA即可完成写入，无需返回控制器。
• 读操作：
  Ⅰ. 读命令触发后，需从存储单元读取数据到SA。
  Ⅱ. 数据从SA通过DQ总线传输到内存控制器。
  关键路径：数据需经过SA→I/O电路→控制器，路径更长（I/O缓存、均衡器）且涉及信号完整性校准。

三、DDR5

• RL（Read Latency）：
  • 取代CL，表示读命令到数据输出的总延迟。
• CWL（CAS Write Latency）：
  • 与RL直接绑定：CWL = RL - 2（固定关系）。

引入RL替代CL，
读写路径共享部分电路（如时钟树），固定差值简化时序模型；
以简化高频时序设计复杂度，动态计算CWL会增加设计复杂度；

四、LPDDR5

• RL
  • 从读命令（READ）发出到数据开始准备输出的CK周期数。
  • 总读延迟=RL(nCK) + twck2dqo
• WL
  • 从写命令（WRITE）发出到数据（DQ）开始输入DRAM的延迟周期数。
  • 总写延迟=WL(nCK) + twck2dqi
• CAS作为命令：
  • LPDDR5引入WCK2CK同步，CAS用于校准WCK与CK的相位差，确保读写时序对齐。
  • 例如：在写操作前，需通过CAS命令完成WCK2CK同步。