小孟同学的博客

PowerSI PDN仿真步骤说明，记录一下仿真的整个过程。

本文详细总结了团队为开发可靠的配对测试夹具（MTF）解决方案所走过的道路，该方案旨在支持 224 Gb/s 一致性测试方法。通过多次仿真和计算，历经数次原型制作和工具优化迭代，最终呈现出完整的解决方案，突出了各项期望性能的各个方面。关键特性包括插入损耗、回波损耗和特定阻抗细节、模式转换以及串扰。结合对目标应用实际实施的重要性，讨论了为实现接口所有通道性能一致性所需的设计和过程控制机制。随着合规标准成为行业规范，在感兴趣的测量带宽内，组件缺陷和不连续性所产生的影响将继续得到深入探究。

本文主要讲述224Gb/s PAM4信号一致性测试治具的设计要点，包括测试带宽的问题，pin的stub带来的谐振问题，测试治具插损及其影像特性以及通道一致性测试等，分为两篇来发，本文是第一篇。

虽然在 PCB 制造中，减小反焊盘和过孔焊盘的尺寸通常伴随着更小的钻孔尺寸，但从信号完整性的角度来看，钻孔尺寸无需随着过孔焊盘和空隙尺寸的减小而成比例缩小。优先采用更小的线对间距，如 2 密耳，这一点至关重要，因为减小间距不仅有助于增加线对与附近过孔结构之间的距离，还能增强线对内部的耦合，从而提高抗串扰能力。基于这项研究，如果能够实现更小的走线几何尺寸，那么在经过串扰优化的BGA布局中，通过对信号走线和接地过孔之间的走线进行偏移处理，可显著降低串扰，降幅达 7 - 8 dB。

从HFSS 3D LAYOUT菜单中，选择Design Settings打开窗口，会有六个选项：DC Extrapolation, Nexxim Options, Export S Parameters, Lossy Dielectrics, HFSS Meshing Method, and HFSS Adaptive Mesh.

金手指部分的SI设计，金手指部分最中间两层GND的延伸，这一点延续了PCIe5.0的要求。对于支持32GT/s及以上速率的AIC，最中间两层GND必须从板内走线区域延伸到整个金手指区域，而且金手指表面铜皮距离内层GND深度至少0.52mm，也就是叠层中从TOP层的铜皮到最中间GND层至少约20.5mil的距离。

时域反射测量（TDR）中心思想就是用阶跃函数作为激励，应用在模型上，并检查反射随时间的变化。在检查时域之前，必须对driven solution（Modal、Terminal或Transient）执行插值扫描。然后，可以从“report”对话框中的“Domain”列表中选择“Time”。还需要指定输入信号是step还是Impulse。

在信号完整性仿真中，需要设置铜箔粗糙度模型，本文主要介绍了主要的仿真模型，以及参考文献。

对于带状线，尽量保证上下介质均匀，可以有效控制串扰（感性和容性耦合所产生的远端串扰的大小相等，极性相反，正好相互抵消）其次，尽可能让传输线和近端参考平面之间为Core，从下图叠层的结构可以看出，差分线一侧是Core，即Er1所在的位置，另一侧是PP，即Er2所在的位置。Core的厚度H1是固定的，压合前后不会变化，但是PP在压合之后厚度H2会有变化，所以我们最好能够让Core的另一个面作为差分线的近端参考平面，这样能够保证差分线距离参考平面的距离保持稳定，有助于控制阻抗。

信号和返回路径之间的实际电容和环路电感及其相对应值沿着传输线的长度均匀分布。对于均匀的耦合传输线，每个长度的值描述传输线和耦合。如下所示，这些值可以显示在矩阵中，并且可以缩放和扩展该矩阵形式以表示任意数量的耦合传输线。在一些模拟器中，这种矩阵表示是描述耦合的基础，即使实际的模拟引擎使用真实的分布式传输线模型。

减少串扰的互连工程是指减少两个信号路径和返回路径对之间电场和磁场边缘场的重叠。这通常通过两种方式完成。首先，可以增加两条信号线之间的间距。其次，可以使返回平面更靠近信号线。这将使边缘场线更靠近平面耦合，并且更少的泄漏到相邻信号线。

使用任何均衡技术都要求互连的失真是可预测和可重复的，也就是说必须提前知道具体的叠层信息。均衡方法是补偿有损互连的强大技术，适用于高速互联链路。

信号完整性主要关注时域，分析也主要是基于波形，这个波形可以是一个系统的输入或源波形，也可以是系统的输出波形——系统处理后的输入波形。

如果高频衰减大于低频衰减，随着信号传输，上升时间将会增加。上升时间通常定义为边沿在最终值的10%到90%之间过渡的时间。这假设信号的边缘轮廓看起来有点高斯分布，中间是最快的斜率区域。对于该波形，10%−90%的上升时间是有意义且有价值的。然而，由于有损线路的衰减性质，上升时间会失真，并且波形不是简单的高斯边缘。波形的初始部分速度较快，上升沿有很长的尾部。如果我们仅使用一个数字（例如10−90上升时间）来描述上升时间，那么我们对于信号何时达到与触发阈值相关的电平会有一种扭曲的感觉。

在发送端均衡设置中，有pre Cursor和Post Cursor等选项，主要研究这些选项的改变对最终输出波形的影响。

这表明，对于有损传输线，如果信号的上升时间不会明显降低超过25%，则固有互连上升时间必须小于输入上升时间的50%。如果信号的初始上升时间为100皮秒，则固有互连上升时间应小于50皮秒。如果它更长，我们最终将导致输出上升时间大大增加。

如果传输线的特性阻抗不同于50欧姆，则会出现明显的反射，并且根据传输线的长度，S参数中将会出现周期性模式，因为正弦波会因长度而产生谐振线路和阻抗不连续性。然而，如果我们知道线路的特性阻抗以及末端过孔或连接器的模型，我们就可以解释所有这些影响。

FR4型层压板的介电损耗约为0.1dB/英寸/GHz。这与线路的阻抗或任何几何特征无关，仅与材料特性有关。这个简单的经验法则可以快速评估通道中的预期损失。然而，这仅包括介电损耗。在较窄线路的情况下，导体损耗可以贡献等量的损耗。典型信道的衰减约为0.1至0.2dB/英寸/GHz。

树脂和玻纤布的Dk差异很大，E-glass的Dk大约在6.8，low-Dk glass大概在4.8，而大多数PCB材料所用的树脂Dk是2.7-3.0，所以不管是常规的E布和low-Dk玻布，其Dk都是跟树脂有很大差异的。当差分对中的一条线分布在玻纤束上，另一条分布在开窗上时（即分布在树脂上），两条线的电场会穿透不同的材料，感知到的Dk也会不同，结果就是差分对内产生skew，Dk差异越大，skew越大。

线路中的损耗对信号的主要影响是当信号沿线路长度传播时幅度减小。如果将幅度为V的正弦波电压信号引入传输线，则其幅度将随着传输线向下移动而下降。图9-16显示了如果我们可以冻结时间并观察直线上存在的正弦波，则正弦波在不同位置可能会是什么样子。这是针对40英寸长、50欧姆FR4微带（迹线宽度为10毫英寸）上1GHz正弦波的情况。

损耗的影响是使较低频率比较高频率的速度更多地减慢。在较低频率下，串联电阻阻抗比环路电感的串联电抗阻抗占主导地位。此外，线路看起来损耗更大，信号速度也降低。当速度随频率变化时，我们称之为色散。它源于相关机制的两个材料特性：频率相关的介电常数和损耗。

传输线中信号衰减的两个损耗过程是通过信号和返回路径导体的串联电阻以及通过有损耗介电材料的分流电阻。这两个电阻器的电阻都与频率相关。值得注意的是，理想电阻器的电阻随频率恒定。我们已经证明，在理想的有损传输线中，用于描述损耗的两个电阻比简单的理想电阻更为复杂。由于趋肤深度效应，串联电阻随着频率的平方根而增加。由于材料的耗散因数和偶极子分子的旋转，分流电阻随着频率而减小。

PRBS全称是Pseudo-Random Binary Sequence，翻译过来就是伪随机二进制序列，什么是伪随机呢，随机就是说PRBS码型的0和1是随机出现的，“伪”的意思就是PRBS并不是真正的随机，而是在一个周期内是随机的，但是整个数据流有无数个周期，每个周期的数据流是完全一致的，所以称为伪随机。

在施加正弦波电压的情况下，通过实际电容器的电流可以用两个分量来描述。电流的一个分量与电压完全不同相，并有助于我们认为通过理想无损电容器的电流。另一个电流分量与施加的电压波完全同相，看起来像流过理想电阻器的电流，导致损耗。

材料的电导率恰好是电阻率的倒数，σ=1/ρ。正如体电阻率与材料抵抗电流的能力有关一样，体电导率与材料传导电流的能力有关。更高的电导率意味着材料的导电性更好。

阻抗不连续会对传输信号的失真产生巨大影响。这将导致接收信号上升时间变差的直接后果。即使是没有损耗的线路也会因阻抗不连续而出现上升时间下降。这就是为什么为传输线、电路板过孔和连接器建立准确的模型如此重要——以准确预测仿真中的信号质量。这就是为什么在高速互连设计中尽量减少不连续性如此重要的原因。

实测带夹具的S参数是A，MCIO夹具的2XTHRU 实测S参数是B，CEM夹具的2XTHRU 实测S参数是C，我们需要的就是A左侧减去B/2，右侧减去C/2之后的结果。

浸没式冷却液的信号完整性（SI）要求为20 MHz至40 GHz，整个频率范围内需要保持介电常数Dk（Er）小于2.3，介电损耗角正切DF（tanδ）小于0.05，这样可以满足高速 I/O（例如以太网、PCIe 和 DDR 接口）的浸没互连（即socket、连接器、PCB 走线微带线和电缆）阻抗要求。

如果不连续性在信号路径中，则环路电感将由信号路径的部分自感主导，尽管与返回路径仍将存在一些部分互感。如果不连续性在返回路径中，则返回路径的部分自感将主导环路电感。在任何一种情况下，信号都对环路电感敏感，因为信号是沿着信号和返回路径之间的传输线传播的电流环路。对于入射的快速上升时间信号，较高的串联环路电感最初看起来像是较高的阻抗。这将导致对源端的正反射。

我们可以得出一个粗略的结论，对于50Ohm的传输线，拐角的等效电容就等于两倍的线宽，举个栗子，线宽是20mil，那么一个拐角的等效电容就是40fF。

很多时候，板载走线的宽度必须要收窄，特别是经过PF区域或者拥挤区域。如果传输线的某一小段宽度变细，特性阻抗也会明显增加，那么阻抗会变化多少，并且变细的长度超过多少会出现问题呢？

如果上升时间为 1 纳秒，则最大未端接长度约为 1 英寸。如果上升时间为 0.1 纳秒，则最大未端接长度为 0.1 英寸。正如我们将看到的，这是确定振铃噪声何时会发挥重要作用的最重要的一般经验法则。这也是为什么信号完整性近年来成为一个重要问题，而在老一代技术中可能已经避免了。

传输线的端接需要考虑三种重要的特殊情况，每种情况中，传输线的特性阻抗均为50Ohm。信号将从源端在这条传输线上传播，并以特定的阻抗端接到达远端。

反射系数描述了电压返回到源端的百分比。此外，传输系数描述了入射电压通过不连续点进入第二区域的比例。信号的这种遇到瞬时阻抗改变就会反射的特性就是所有信号质量问题的根源。为了最小化信号这种特性导致的信号完整性问题，在所有高速电路设计中，必须遵循以下四条设计规范：1.使用受控阻抗互联设计；2.在传输线末端至少提供一种端接；3.使用最佳的拓扑最小化多分支结构的影响；4.最小化任何几何不连续。

Retimer是一种数字+模拟信号的混合器件,它具有感知能力,能够完全恢复数据信号重新发出。具体则是通过其内部嵌有的时钟数据恢复电路(Clock andData Recovery,CDR)提取输入信号中的嵌入式时钟,再使用完整未经衰减变形的时钟信号重新传输数据,以形成一个原数据信号的新副本。

对于支持16.0 GT/s的AIC，在金手指下方15mil以内，严禁有任何GND平面或电源平面，此区域的任何导体都会增加相对于高速信号线的电容，并且降低插损和增加回损。

AIC金手指区域必须设计内层GND平面，以屏蔽金手指两面的串扰，这些平面从金手指北侧向外延伸1.5mm到金手指下方区域，能够有效覆盖金手指的上方1.5mm长度，屏蔽了连接器接口Tx和Rx主要的近端串扰（NEXT）。对于信号完整性来说，GND平面必须距离金手指表面0.52mm（21mil），或者换句话说，GND平面必须在金手指1.57mm厚度的中间1/3位置。

AIC应该在靠近倒角位置布置间隔1mm的GND孔，这些地孔通过和内层的GND平面相连，进一步抑制金手指边缘区域的串扰。这些地孔仅应该分布在高速pin的区域，即A12/B12到A82/B82。

CEM规范要求在金手指邻近区域布局GND孔。过孔需要分布在金手指的间隙，这些地孔可以抑制连接器接口中存在的接地谐振。PCIe 5.0 CEM规范要求在金手指pad之间的每个间隙上方放置一个接地过孔，就是沿AIC金手指pinfield（例如，x16连接器中的位置A12/B12到A82/B82）间隔1mm的均匀接地过孔阵列。

整理记录高速连接器出线方式。