Verilog HDL
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yanhc519
热爱生活，喜欢电子行业
技术博客：blog.youkuaiyun.com/yanhc519
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Modelsim查看中间变量
安装完成之后，先在Modelsim中File——New——Library，默认会建立work库建立好work库后，File——New——Project，新建一个工程，导入写好的verilog文件和verilog test bench文件，并在Workspace空白处右键编译所有文件。当前在Workspace的Project标签下，选择Library标签，可以看到work目录，选择刚才建立的test原创 2015-07-08 23:37:13 · 16583 阅读 · 2 评论 -
verilog FPGA网络资源
黑金微课堂 http://home.cnblogs.com/u/alinx/fpga4fun http://www.fpga4fun.com/原创 2015-07-14 10:00:03 · 885 阅读 · 0 评论