FPGA篇(一) 基于verilog的定点开方运算(1)-逐次逼近算法

本文介绍了一种逐次逼近算法,并详细阐述了其在Verilog中的实现过程。该算法适用于求解平方根问题,通过迭代计算得出精确结果。文章还提供了Testbench的编写方法及仿真结果。

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目录

1.逐次逼近算法描述

2.Verilog实现

 3.Testbench编写


1.逐次逼近算法描述

        逐次逼近算法流程如图 1所示,首先数据输入data[7:0],接着设置实验值D_z[3:0]和确定值D_q[3:0],然后按照从高往低的顺序,依次将每一位置1(如D_z[3]置1),再将实验值平方后与输入数据比较,若实验值的平方大于输入值(D_z^2 > data),则此位为0(D_q[3]为0),反之((D_z^2 ≤ data)),此位为1(D_q[3]为1);以此迭代到最后一位。

可见,如果是n bit的数据,那么需要n/2次迭代,每次计算如果一个周期,则需要n/2个周期。

 

                                                                                    图 1逐次逼近算法框图

2.Verilog实现

//////////////////////////////////////////////////////////////////////////////////
//
//			逐次逼近算法
//
module sqrt_1
	#( 	
			parameter  		 							d_width = 8,
			parameter       							q_width = d_width/2 - 1,
			parameter       							r_width = q_width + 1	)
	(
	input			wire									clk,
	input			wire									rst,
	input			wire									i_vaild,
	input			wire			[d_width:0]			data_i, //输入
	
	
	output		reg									o_vaild,
	output		reg			[q_width:0]			data_o, //输出
	output		reg			[r_width:0]			data_r  //余数
	
    );
//--------------------------------------------------------------------------------
	reg 							[d_width:0] 		D				[r_width:1]; //被开方数
	reg 							[q_width:0] 		Q_z			[r_width:1]; //临时
	reg	 						[q_width:0] 		Q_q			[r_width:1]; //确认
	reg 													ivalid_t		[r_width:1];
//--------------------------------------------------------------------------------
	always@(posedge	clk or posedge	rst)
		begin
			if(rst)
				begin
					D[r_width] <= 0;
					Q_z[r_width] <= 0;
					Q_q[r_width] <= 0;
					ivalid_t[r_width] <= 0;
				end
			else	if(i_vaild)
				begin
					D[r_width] <= data_i;  //被开方数据
					Q_z[r_width] <= {1'b1,{q_width{1'b0}}}; //实验值设置
					Q_q[r_width] <= 0; //实际计算结果
					ivalid_t[r_width] <= 1;
				end
			else
				begin
					D[r_width] <= 0;
					Q_z[r_width] <= 0;
					Q_q[r_width] <= 0;
					ivalid_t[r_width] <= 0;
				end
		end
//-------------------------------------------------------------------------------
//		迭代计算过程
//-------------------------------------------------------------------------------
		generate
			genvar i;
				for(i=r_width-1;i>=1;i=i-1)
					begin:U
						always@(posedge clk or posedge	rst)
							begin
								if(rst)
									begin
										D[i] <= 0;
										Q_z[i] <= 0;
										Q_q[i] <= 0;
										ivalid_t[i] <= 0;
									end
								else	if(ivalid_t[i+1])
									begin
										if(Q_z[i+1]*Q_z[i+1] > D[i+1])
											begin
												Q_z[i] <= {Q_q[i+1][q_width:i],1'b1,{{i-1}{1'b0}}};
												Q_q[i] <= Q_q[i+1];
											end
										else
											begin
												Q_z[i] <= {Q_z[i+1][q_width:i],1'b1,{{i-1}{1'b0}}};
												Q_q[i] <= Q_z[i+1];
											end
										D[i] <= D[i+1];
										ivalid_t[i] <= 1;
									end
								else
									begin
										ivalid_t[i] <= 0;
										D[i] <= 0;
										Q_q[i] <= 0;
										Q_z[i] <= 0;
									end
							end
					end
		endgenerate
//--------------------------------------------------------------------------------
//	计算余数与最终平方根
//--------------------------------------------------------------------------------
		always@(posedge	clk or posedge	rst) 
			begin
				if(rst)
					begin
						data_o <= 0;
						data_r <= 0;
						o_vaild <= 0;
					end
				else	if(ivalid_t[1])
					begin
						if(Q_z[1]*Q_z[1] > D[1])
							begin
								data_o <= Q_q[1];
								data_r <= D[1] - Q_q[1]*Q_q[1];
								o_vaild <= 1;
							end
						else
							begin
								data_o <= {Q_q[1][q_width:1],Q_z[1][0]};
								data_r <= D[1] - {Q_q[1][q_width:1],Q_z[1][0]}*{Q_q[1][q_width:1],Q_z[1][0]};
								o_vaild <= 1;
							end
					end
				else
					begin
						data_o <= 0;
						data_r <= 0;
						o_vaild <= 0;
					end
			end
//--------------------------------------------------------------------------------

 3.Testbench编写

 
//--------------------------------------------------------------------------------
	`define  		 						d_w 		 8
	`define        						q_w		 `d_w / 2
	`define        						r_w 		 `q_w + 1
//--------------------------------------------------------------------------------
module tb_sqrt;
//--------------------------------------------------------------------------------
	// Inputs
	reg 										clk;
	reg 										rst;
	reg					 					i_vaild;
	reg 			[`d_w-1:0] 				data_i;

	// Outputs
	wire 										o_vaild;
	wire 			[`q_w-1:0]				data_o;
	wire 			[`r_w-1:0]				data_r;

//--------------------------------------------------------------------------------
	// Instantiate the Unit Under Test (UUT)
	sqrt_1 
	#(
		.d_width		( 	`d_w-1		),
		.q_width 	(	`q_w-1		),
		.r_width 	(  `r_w-1		)	
	)
		uut 
	(
		.clk			(	clk			), 
		.rst			(	rst			), 
		.i_vaild		(	i_vaild		), 
		.data_i		(	data_i		), 
		.o_vaild		(	o_vaild		), 
		.data_o		(	data_o		), 
		.data_r		(	data_r		)
	);
//--------------------------------------------------------------------------------
	initial begin
		// Initialize Inputs
		clk = 0;
		rst = 1;
		// Wait 100 ns for global reset to finish
		#100;
      rst = 0; 
		// Add stimulus here

	end
    
	always #5 clk  = ~ clk ;
	
	reg	[`d_w:0]		cnt ;
	
	reg	[31:0]		a ;
//--------------------------------------------------------------------------------
	always@(posedge	clk or posedge	rst)
		begin
			if(rst)
				begin
					i_vaild <= 0;
					data_i <= 0;
					cnt <= 0;
				end
			else	if(cnt < 10)
				begin
					i_vaild <= 1;
					data_i <= {$random} % 255;
					cnt <= cnt + 1;
				end
			else
				begin
					i_vaild <= 0;
					data_i <= 0;
					cnt <= cnt;
				end
		end
//--------------------------------------------------------------------------------
endmodule

 

 

        用语句 data_i <= {$random} % 255; 产生一个0~255的随机数进行测试。

 

 

        仿真结果如图 2所示,计算周期为4个时钟周期,输入数据data_i,开方结果data_o,余数data_r。

                                                                                    图 2 仿真结果

<think>好的,用户想了解如何在FPGA上实现开方运算。首先,我需要回忆FPGA中常用的数学运算方法。常见的开方实现方法有几种,比如CORDIC算法、查找表法、牛顿迭代法,或者使用IP核。用户提供的引用里提到了CORDIC算法和Floating-point IP核,所以这两个应该是重点。 首先,CORDIC算法,引用[2]和[4]都提到了,这是个适用于FPGA的高效算法,可以计算多种函数,包括平方根。CORDIC通过迭代和位移操作,不需要乘法器,适合硬件实现。可能需要解释下它的基本原理和实现步骤,比如旋转模式下的向量计算。 然后是使用IP核,比如Xilinx的Floating-point IP核,引用[3]提到用户正在研究浮点数开方,所以这个IP核可以直接调用,省去自己设计的时间。需要说明如何配置这个IP核,以及它的优势,比如高精度和资源优化。 另外,查找表法可能适用于低精度的情况,将输入值映射到预存的平方根结果,但资源消耗随精度增加而增长。牛顿迭代法则是数值方法,通过多次迭代逼近结果,但需要乘法器和除法器,可能消耗较多资源。 还要考虑用户提到的资源优化问题,引用[1]里强调FPGA设计时要合理利用硬件资源,比如使用DSP块或移位寄存器。所以在不同方法中要权衡精度和资源消耗,比如CORDIC虽然迭代次数多,但结构简单;IP核可能更高效但依赖特定厂商工具。 用户可能需要示例代码,比如CORDIC的Verilog实现或者IP核的调用方法。另外,生成相关问题时,可以涉及不同方法的比较、优化技巧、误差分析以及实际应用场景,帮助用户全面了解。 需要确保回答结构清晰,分点说明每种方法,并附上示例和相关问题。同时注意引用标记,比如引用[2]和[3]来支持CORDIC和IP核的部分。还要检查是否符合系统级指令,数学公式用$...$,独立公式用$$...$$,中文回答,正确LaTeX语法等。</think>### FPGA实现开方运算的方法与资源 在FPGA中实现开方运算,需结合硬件特性进行算法优化,常见方法包括**CORDIC算法**、**查找表法**、**牛顿迭代法**及**专用IP核调用**。以下是具体实现方式与资源示例: --- #### 1. **CORDIC算法** CORDIC(坐标旋转数字计算机)是种通过迭代位移和加减运算实现数学函数的硬件友好算法。对于平方根计算,可通过旋转模式将输入值映射到目标角度,逐次逼近结果。 - **实现步骤**: 1. 输入值转换为极坐标形式; 2. 通过迭代调整角度使余差趋近于零; 3. 输出最终坐标的幅值作为平方根结果[^2]。 - **Verilog示例片段**: ```verilog module cordic_sqrt #(parameter N=16) ( input clk, input [N-1:0] x, output reg [N-1:0] sqrt ); // 迭代逻辑与旋转计算(此处需补充具体实现) endmodule ``` --- #### 2. **查找表法(LUT)** 适用于低精度场景,预存输入值与平方根结果的映射关系。 - **资源消耗**:存储空间随精度指数级增长,需权衡精度与资源。 - **示例**:若输入为8位整数,LUT大小为$2^8 = 256$项,每项存储8位结果。 --- #### 3. **牛顿迭代法** 数值逼近法,通过多次迭代公式$y_{n+1} = \frac{1}{2}(y_n + \frac{x}{y_n})$逼近真实值。 - **硬件需求**:需乘法器与除法器,资源消耗较高,但收敛速度快。 - **适用性**:适合高精度浮点运算[^3]。 --- #### 4. **调用FPGA厂商IP核** Xilinx/Vivado提供**Floating-Point IP核**,可直接配置为平方根运算模式: 1. 在IP Catalog中选择`Floating-Point`; 2. 设置运算类型为`Square Root`; 3. 配置数据格式(如单精度浮点); 4. 生成IP并集成到设计中。 - **优势**:高精度、低延迟,且优化了DSP与逻辑资源使用[^4]。 --- #### 资源权衡与优化建议 - **精度与资源平衡**:CORDIC适合定点数,IP核适合浮点数; - **硬件加速**:利用FPGA的DSP块或专用乘法器优化计算[^1]; - **误差控制**:牛顿迭代需设置收敛阈值,CORDIC需限制迭代次数。 ---
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