自己动手制作CPU之旅
关注
分享
扫一扫
xiaominthere
这个作者很懒，什么都没留下…
展开
-
Verilog数据类型
作者：原作网址：转载 2014-10-01 20:23:26 · 23382 阅读 · 1 评论 -
关于Verilog中的赋值问题
原作网址：http://zhidao.baidu.com/link?url=mgnbsHXze14-cB2ul5ZgqtU3iw8w9wVD4So32pssux-Kf4_kgpPju3Bb6eElcjAkby7FWexd4ntVO5L2fLuWE_转载 2014-10-18 20:26:11 · 2773 阅读 · 0 评论 -
verilog HDL中wire和reg的区别
wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应。 两者的区别是：寄存器型数据保持最后一次的赋值，而线型数据需要持续的驱动。wire使用在连续赋值语句中，转载 2014-10-18 16:14:04 · 1210 阅读 · 0 评论