xiao_du的博客

verilog中的循环语句有四种：for循环，while循环，repeat循环，forever循环。循环语句不能单独使用，需要放在always或者initial语句中。如果将while循环写在always语句块中，while语句的循环次数为n，以时钟的上升沿作为触发条件，则while循环会在一个时钟周期内执行n次，并不是每个每个时钟执行一次循环，执行n个时钟周期。

verilog中向量与数组是两个不同的概念。 reg [7:0] count表示一个位宽为8位的向量；reg count [7:0] 表示一个一维数组，数组中的元素是位宽为1的变量；reg [7:0] count [7:0] 表示一个一维数组，数组中的元素是位宽为8的变量。在赋值时，我们可以直接对整个向量赋值，也可以只对向量中的某些位赋值，但是不能直接对整个数组赋值，只能对数组的某个变量或者数组的

ERROR:Pack:2860,出现这个错误表示FPGA的逻辑资源不够用

verilog，取反

verilog,notepad++,ise,错误行

ise isim 使用技巧

1. 要和人配合。以我们做硬件的工程师为例，测试的时候一般都需要软件的配合，一个对硬件来说无比复杂的工作，可能在软件工程师看来就是几行简单的代码。所以要和人配合，多听听别人的意见，这样必然可以产生新的 know-how，从而加快测试和开发的速度，退一步讲，至少没有坏处。　　2. 测试还是要别人来做。开发者看待自己的产品有如看待自己，大多是没有勇气去发现缺点的。一是源自自尊心，二是为了避

Verilog 中连接符使用注意事项

verilog 实际开发时应该注意的问题

当我们利用ise新建一个ROM的IP核之后，可以新建一个testbench文件用来对这个IP核进行测试，当我们在此修改IP核，但并不关闭isim仿真页面，而直接选择restart按钮，会发现仿真结根跟之前一样，可能是仿真所使用的IP核还是修改之前的那个，所以，为了保证仿真的正确性，我们应该先把仿真的页面关闭，重新打开，这是的仿真结果就跟修改后的IP核相对应了。

verilog，时钟，，变量，大小写

程序中的代码如下图所示显示的错误类型如下图所示问题的原因是12行中的分号用的是中文的冒号而不是英文的冒号，如果将12行中得冒号改成英文的，把12行的分号改成中文的，将会报出同样的错误。

Verilog HDL 有多中描述风格，具体可以分为：结构描述，数据流描述，行为描述，混合描述。结构描述是指通过调用逻辑原件，描述它们之间的连接来建立逻辑电路的verilog HDL模型。这里的逻辑元件包括内置逻辑门、自主研发的已有模块、商业IP模块。所以结构描述也分为门级结构描述和模块级结构描述。通过观察是否有功能模块或原语的实例化可以判断是否有结构描述。数据流描述是指根据信号之间的逻辑

此处的错误是将一个向量[7:0]data_in 写成了一个数组data_in[7:0]，导致赋值的时候出现了错误。

一.ISE实现的步骤         在综合之后，我们开始启动FPGA在ISE中的实现过程，整个过程包括以下几个步骤：                 1.Translate                      - 将输入的网表文件和约束文件整合后输出到一个Xilinx私有的通用数据库 文件（Native Generic Database,NGD）中。

Isim 卡死一般是代码书写不规范，导致出现无限循环。