芯片半导体——芯片是如何造出来的

芯片半导体——芯片是如何造出来的

前两篇，我们讲述了PN结的原理，以及PN结制造的半导体晶体管在芯片中的工作原理，今天我们接着聊聊，芯片是怎么造出来的，3纳米、5纳米芯片到底是什么意思。

我们知道芯片就是大规模的设计集成数以亿计的晶体管,在我们中学课本中，电子元器件的导通，都是需要导线连接的，但是数以亿计的晶体管，的芯片只有指甲盖那么大一块，以苹果手机为例，iPhone 16 Pro搭载的‌A18 Pro芯片‌采用台积电3nm工艺，晶体管数量为220亿个，你没看错，就是在指甲盖大（1.05cm×1.0cm）的芯片上，集成了220亿枚晶体管。

这个牛逼的芯片，到底是怎么做的，我们今天就大白话介绍一下基本原理，我把制造芯片的过程抽象成8个核心步骤，如下：

1.制造晶圆硅

首先，我们需要一个纯度非常高的晶圆硅，多纯呢？99.999999999%的纯度，不用数了，一共11个9，我们IT界常讲的稳定性一般都说能保障3个9，最多5个9，大家都觉得难度很大了，但为了高性能芯片，科学家确实将硅的纯度做到这么牛叉。11个9是百亿数量级，全世界现在有80.62亿人，就相当于全世界所有人当中，最多能出现一个智障，其他都是正常人。

2.氧化绝缘层

纯度如此高的晶圆，很容易被污染，因此单晶硅有了之后，首先要对其氧化，使其表面形成一层二氧化硅的氧化膜，一个是保护单晶硅被污染，另一方面二氧化硅，稳定性很高，可以充当绝缘层。

3.涂光刻胶

光刻胶是是芯片制造中非常重要部分，芯片的整个制造过程中都离不开它，芯片光刻的凹凸不平的复杂结构，都跟它有关系，我们常听到的光刻，其实刻的不是硅片，而是光刻胶。在氧化后晶圆的表面涂一层1μm左右的光刻胶，1μm的光刻胶涂的工艺并不是我们想的用刷子刷或者用气枪喷涂，而是用离心的办法，在晶圆的中心涂一小滴光刻胶，通过对晶圆高速旋转，把光刻胶甩出去，这样会涂的非常均匀。光刻胶的质量要求也非常高，目前主要由日本的公司供应。

4.光刻

光刻其实不是并不是用光来刻，我们中学时期学光学都知道，光主要是用来成像的，在光刻中也是如此，就是把芯片设计好的光掩模上的图像转移到光刻胶上，比如我们的芯片集成结构是【码农不秃头】这样，那么就把码农不秃头这个图像投射到晶圆上，进行刻蚀。

本步骤刻蚀就是刻蚀光刻胶，光刻胶分为正胶和负胶，正胶是可溶解的，就是需要在晶圆上刻出凹槽，负胶，是不可溶解的，就是留下凸起的部分。现在的光刻一般以正胶法进行，就是利用它的可溶解性，用化学侵蚀法将这个凹槽溶解出来。

光刻是芯片制造过程中，技术含量最高的部分，涉及光学领域非常复杂技术原理，也是卡脖子最大的领域，目前EUV光刻机‌（极紫外光刻机）采用波长13.5nm的极紫外光，是制造5nm及以下制程芯片的核心设备，目前只有荷兰的ASML公司可以生产。本期就不深入展开细节，感兴趣的伙伴可以在评论区留言，可以考虑单独写一篇文章来介绍光刻机的原理。

5.硅片刻蚀

在光刻阶段，把投影在光刻胶上的投影，把光刻胶部分该刻蚀掉了，接下来该处理硅片了，到现在为止，硅片还是受二氧化硅保护的晶圆，前边的步骤，相当于在硅片上把模子刻出来了。

接下来该刻蚀硅片了，刻蚀硅片是最复杂的工艺，在刚才光刻胶上刻的凹槽里，要继续向下挖槽，各位大佬能想到什么办法呢？这个凹槽的宽度可是纳米级别的，当然不能用刀刻之类的了，上一步都是用化学腐蚀法进行的，这步当然也可以用化学腐蚀法，这是湿法刻蚀，湿法刻蚀有很多问题，因为化学腐蚀是向所有方向无差别腐蚀，可能刻蚀出来的槽不规整，还有可能把光刻胶也给溶解了。

另一种就是干法刻蚀，干法刻蚀通过等离子体（高能气体）对材料表面进行定向去除，其核心机制结合了‌物理轰击‌与‌化学反应‌的协同作用

等离子体生成‌：低压气体在电场作用下电离，形成包含离子、电子和中性粒子的高能混合体

化学反应‌：等离子体中的活性自由基与材料表面发生反应，生成挥发性副产物（如气态氟化物）

物理轰击‌：高能离子轰击表面，通过动能转移剥离材料原子，实现各向异性刻蚀

现代芯片制造以‌反应离子刻蚀（RIE）‌为主，综合物理轰击与化学反应，兼顾各向异性和高选择比，当前干法刻蚀已取代湿法刻蚀成为先进制程核心工艺，尤其在3nm以下节点中发挥关键作用。目前在刻蚀领域，我国的技术基本与国际水平持平，是最少被卡脖子的领域，例如中微国际就可以生产3纳米的腐蚀能力

6.掺杂

通过刻蚀，将坑挖好之后，接下来就是进行掺杂，对于N极，将5价磷元素掺杂进来。掺杂目前主要有以下几种技术：

扩散：扩散技术，是将晶圆放置在磷元素的密闭容器中，通过扩散作用，磷元素，会扩散进刻蚀的坑中，完成掺杂。但是随着芯片尺寸越做越小，坑位间距越来越小，通过扩散，就容易使坑位连在一起，如下图所示

离子注入：离子注入是一种通过‌高能离子束轰击半导体材料，就是气体（如BF₃、PH₃）在电场中被电离，产生所需离子（如硼、磷离子），通过加速柱将离子加速注入硅片，深度由离子能量决定，误差控制在纳米级。

7.薄膜沉积

除过在晶圆上挖坑之外，还需要在晶圆上长出凸出，还记得上篇讲的MOS管的结构吗？如下图所示

薄膜沉积是通过物理或化学方法在基片表面形成纳米级至微米级薄膜的工艺，其核心目标是在晶圆表面构建绝缘介质层、导电层或功能层。常用的物理方法有以下几种：

真空蒸镀：通过加热靶材使其蒸发为气态原子，冷凝后在基片表面形成薄膜

溅射镀膜‌：利用高能粒子（如Ar⁺）轰击靶材，溅射出靶材原子沉积至基片，典型技术包括磁控溅射。

电弧离子镀‌：通过弧光放电产生金属等离子体，离子化靶材原子后沉积至基片表面。

8.金属化

通过之前的步骤，我们在晶圆上已经形成了一些元器件，还记得上篇我们讲的，晶体管在逻辑电路中的应用，是各种晶体管的组合，而晶体管是通过导线连接的，那么现在刻蚀出来的这些元器件，也是需要用导线连接起来的，把这些元器件连接起来就叫金属化。

这些金属导线的形成，其实就是使用第7步的薄膜沉积技术，在这些元器件的表面沉积一层金属薄膜，然后将多余的部分刻蚀掉，就形成了金属导线，至此，我们的芯片就做出来了，只是现实使用的芯片更加复杂，不止是平面结构，布线已经可以做成立体结构，如下图

缩小来看，如下图所示:

现在，再回过头来看我们的MOS管结构，大家应该知道大概是怎么做出来了吧。

最后，再解释一下常说的3纳米、5纳米、7纳米芯片到底是什么意思。

早期制程节点（如90nm以上时代），直接对应栅极物理长度，如上图所示，但随技术发展，节点命名逐渐转为等效工艺密度描述，不单是一个栅极物理指标了，而是一种营销术语，是因为所有工艺的改进，栅极漏极源极这些整体尺寸的变小，在同样大小的芯片上可以塞下更多的晶体管，在数量上相当于栅极变成之前尺寸的3纳米了，实际上，现在3纳米芯片的芯片，栅极的长度在12-14nm之间，5纳米芯片的栅极长度在21-24nm之间。

接下来，我们继续聊聊芯片应用的核心领域，也是我们日常最关心的内存、寄存器的原理，敬请期待。。。