wonder_coole的博客

1.UVM phase 概览UVM采用phase机制来自动化运行testbench各个仿真过程。UVM phase支持显示或隐式的同步方案，运行过程中的线程控制和跳转。用户只要把代码填入对应的phase，这些代码就会自动在正确的时间执行。各个phase执行顺序如下图所示：相较于OVM，UVM新增了12个小的task phase,如下图：其中run_phase和uvm新增加的12...

1.寄存器模型( Register model )简介UVM的寄存器模型是一组高级抽象的类，用来对DUT中具有地址映射的寄存器和存储器进行建模。它非常贴切的反映DUT中寄存器的各种特性，可以产生激励作用于DUT并进行寄存器功能检查。通过UVM的寄存器模型，可以简单高效的实现对DUT的寄存器进行前门或后门操作。它本身也提供了一些寄存器测试的sequence，方便用户直接使用。UVM的寄存器模型...