程序猿Boris--CodeMonkey Boris

After directly setting the Address Base by double clicking the blanck and change it to the suggested available value, there is still this warning in the console says:generation skipped because the s

公司用Quartus 10.0。编译单个模块的vhdl或者verilog没有错误。偏偏在第一部Analysis & Synthesis的最后一点（大概97%）处，弹出一个错误对话框，大致内容是：Quartus Internal Error subsystem /..../...../amerge amerge_merger_op.cpp line:911搜罗了一下网上的解决方法

在Nios II中选中类如IOWR_ALTERA_AVALON_PIO_DATA的函数--->Open Definition--->会看到#define IOWR_ALTERA_AVALON_PIO_DATA(base, data)       IOWR(base, 0, data)（偏移量可以没有）在这里,我们看到我们想找到的函数实际是 IOWR;同时,其他诸如此类函数有:#de

1.Found clock-sensitive change during active clock edge at time on register ""原因：vector source file中时钟敏感信号（如：数据，允许端，清零，同步加载等）在时钟的边缘同时变化。而时钟敏感信号是不能在时钟边沿变化的。其后果为导致结果不正确。措施：编辑vector source file2.V

Quartus工程中新加入的模块需要将相应的可综合文件add到工程下才能综合。例如工程中加入一个Nios模块后，需要将工程目录下 ：NIOS文件夹（如helloworld或者led）/synthesis/下的.qip文件add进去后，综合方可通过。

一开始在nios flash programmer里面出现：Connected system ID hash not found on target at expected base address其实就是jtag没连好，板子多的时候容易连到其他的板子上。但是网上有其他的人遇到不同的问题，可以参考一下。http://blog.sina.com.cn/s/blog_4dbde8ed0100v

做一个简单的nios实验，板子上不带SDRAM，所以只能用onchip memory不想弄得太大，于是配置的时候配得太QQ了16bit/word x 128word。后来在Eclipse Build project死活通不过，报错大致如下（我的没了，黏一段别人的报错信息，一样）……region onchip_mem is full…………section .rwdata [0

在nios II开发中，加入了一个PIO以后，也重新generate了，quartus也重新编译了，也重新生成BSP了，最后明明system.h中已经能找到#define xx_base 0x94ff，可是在.c文件中一直找不到，用IORD或IOWR总是报Symbol 'XX_BASE' COULD NOT BE RESOLVED错误调。有时候，这个错误过一会儿自己就消失了。但是今

在熟悉新环境的qsys，建完nios cpu后，在quartus下编译时报错：Error (170040): Can't place all RAM cells in designInfo (170034): Selected device has 30 memory locations of type M9K. The current design requires 50 mem

本文对quartus软件安装时的一些方法和路径问题总结（友情提示：可能需要关掉360等防火墙，否则安装还没开始就会弹出错误）1. 破解1). 将cracher.exe copy 到 ..../Altera/quartus/bin(或者bin64)文件夹下。2). run the just copied cracker. 直接点应用就可以破解了。产生的licence.dat文

Quartus 13.01. 两个pin之间的连接线有node和bus之分。之前用quartus10只要名字相同，比如写成addr[4..0]。现在必须从上方的工具栏中选取bus tool连接，否则会报错 bus line……如何如何2. 两个pin连接，必须看到“圆点”才算真正连接上，否则报错：incorrect connector styleTo b

FPGA下载前一定记住要将未分配引脚置tri-state：未雨绸缪以前听老师在课上提过，后来Tutor在lab上即使连最简单的project也要将未分配引脚置tri-state。作为一个初出茅庐的小菜，我并不知道可能造成的危害和不确定性有多大。不过这两天在做一个project中，需要led提示。一开始led焊反了，怎么都点不亮（地线接在了FPGA一头：万用表调到二极管，黑色在led的FPG

实验环境是Quartus 13.0。其他的版本应该差不多。1. 在建立工程的时候就有要设置要采用的工具软件。这一步如果当时没做，可以在assignment ==> settings ==> EDA tools settings在simulation处选择modelsim altera。2. tools ==> opetions ==> general ==> EDA

Altera10.0 之后已经将自带的仿真工具去掉，现在全部用ModelSim仿真。ModelSim仿真时，一个project往往涉及到前仿真（function simulation）和后仿真（timing simulation）两个部分。仿真时，两个部分会建立不同的library放在不同的文件夹下。但是在关闭ModelSim后，再打开的时候就不知道如何装载之前建好的library了。

QUARTUS10以后altera竟然把自己的simulator去掉了。现在必须用modelsim进行simulation。查了蛮多资料，这位仁兄写的文章像是人能看懂的。转过来和大家分享。==================================================================================================

我的系统是WIN7，QuartusII和NIOS2的版本都是10.0，按照特权同学的《特权和你一起学NIOS2--第三章 流程实践案例——手把手第一个工程》操作，前面都很顺利，后来在Eclipse里建好了软件工程之后，编译（Build Project），出现如下错误提示：make:***[**.mk] Error 1 或者  make: *** [**.elf] Error 1。看了很多论

Today I officially start my career life in Beijing undertaking a VME bus development project started by a big sister who is going BACK to Germany.After the helloworld, I copied her workspace into my

加了Nios并在上面跑uCOS的时候，nios里面的onchip memory已经无法满足程