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在IC的制成中，一条指令的执行是被分成多个stage的，每个stage使用一个cycle，一条指令从第一个stage依次执行到结束，这个过程叫做pipeline。由于一条指令被切成了多个stage，所以多条instruction可以同时运行在不同的stage上，增加了指令执行的throughput。为了简单起见，假设指令被分成5个stage：IF、ID、EX、MEM、WB1、I

1、reliability人们用两个标准来衡量dependability：reliability（可靠度） and availability（可用度）reliability：连续工作的时间，可以用mean time to failure（MTTF）来表示。failure rate=1/MTTF，而failure rate的单位是FIT（failures in time）FIT定

在processor的pipeline的设计中，会遇到三种hazard：structural hazard、data hazard、control hazard。1、structural hazard：由于硬件资源不足而产生的hazard，避免的方法有：将一个function unit切分成更小的stage或对设计相同功能的硬件等，总之，就是让硬件资源够用。2、Data

在真正的RISC IC的制成中，不会只有这五个stage。它可能存在多条pipeline，每条pipeline有多个stage。如：integer ALU：有5个stage；FP/integer multiplication（浮点/integer乘）：大概有11个stage由于每条指令的the number of stages不同，就可也能够造成较多的问题：1、有些指令