锁相环PLL

开发板上的外接晶振为12M，不满足系统使用，所以通过时钟控制逻辑的PLL（phase locked loop，锁相环电路）来倍频这个系统时钟。
有两个PLL（，一个是MPLL，一个是UPLL。
UPLL专用于USB设备，常用频率为48MHz和96MHz。
MPLL用于CPU及其他外围器件，用于产生FCLK， HCLK， PCLK三种频率，上电时，PLL并没有被启动，FCLK=Fin=12MHz，若要提高系统时钟，需要软件来启动PLL。
这三个时钟通常设置为1:4:8，1:3:6的分频关系，也就说如果主频FLCK是400MHz，按照1:4:8的设置，那么HLCK是100MHz，PLCK是50MHz
寄存器CLKDIVN表明并设置了这三个时钟的关系
如果CLKDIVN设置为0x5,那么比例即为1:4:8，前提是CAMDIVN[9]为0.
S3C2440使用了三个倍频因子MDIV、PDIV和SDIV来设置将FIN倍频为MPLL，也就是FCLK
也就是说MPLL锁相环将Fin的频率倍频，产生FCLK，然后根据分频关系产生HCLK，PCLK
而倍频的程度由三个倍频因子MDIV、PDIV和SDIV来决定


寄存器MPLLCON就是用来设置倍频因子的
理论上，你可以通过设置该寄存器来实现不同的频率，然而，由于实际存在的各种约束关系，设置一个适当的频率并不容易，手册上列出了一些常用频率的表格
最常考的就是202.8MHZ的，记住三个数161(0xa1),3,1
括号内为16进制表示