wen_wan_sheng的博客

模型机时序部件的实现Verilog代码实现和bdf图module SM( input clk,sm_en, output reg sm);initial sm=1'b0;always @(negedge clk) begin if(sm_en)begin sm<=~sm; end else begin sm<=sm; endend endmodule

模型机组合部件的实现（一），包含译码器decoder的verilog代码和函数发生器alu的verilog的代码