uart异步串行收发器 设计报告

最新推荐文章于 2024-03-17 11:24:31 发布
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分类专栏： fpga verilog 文章标签： uart 异步串行收发器
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本文详细介绍了基于线性序列机的UART异步串行收发器设计，包括设计需求、顶层设计、发送器及接收器架构，以及状态转移表等内容。设计中采用EIA建议标准，波特率为9600，数据宽度为8，流缓存深度为256。发送器和接收器均采用线性链状态机实现。

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目录
一、设计需求
二、顶层设计
三、顶层架构
四、发送器线性序列机（线性链状态机）设计
五、接收器线性序列机设计

一、设计需求

1.一个具有接收发送流缓存的异步串行收发器
2.流缓存深度256，数据宽度8
3.异步串行收发器波特率9600
4.采用EIA建议，收发器时钟uart_clk为16倍波特率（16*9600=153.6K Hz）
5.UART编码：1个启始位，8个信息位，0个奇偶校验位，2个停止位，1个空闲位
6.采用LSM解决方案

二、顶层设计
在这里插入图片描述
三、顶层架构
在这里插入图片描述

四、发送器线性序列机（线性链状态机）设计

4.1 发送器架构
在这里插入图片描述
4.2 状态转移表（SMF）
在这里插入图片描述
五、接收器线性序列机设计

5.1 接收器架构
在这里插入图片描述
5.2 状态转移表
在这里插入图片描述

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