weixin_67803687的博客

可以理解为开路。电阻非常大，极限状态可以视为悬空。

总线是连接两个或多个组件的通信路径，是计算机各功能部件之间传送信息的公共通信干线。可以分为数据总线，地址总线，控制总线。特点包括分时：某一时刻只允许一个部件向总线发送信息；共享：多个部件可以同时从总线上接收相同的信号。

流水线设计就是将组合逻辑系统的分割，并在各个部分之间插入寄存器，并暂存中间数据的方法。将一个大操作分解成若干的小操作，每一步操作时间较小，可以提高频率，各小操作可以并行，可以提高数据吞吐率。

打拍的作用：第一拍是异步信号转同步信号，第二拍及以后是防止亚稳态传递。理论来说，打两拍也不是完全消除亚稳态，只是降低了亚稳态出现的概率。触发器进入亚稳态的时间计算可以用参数MBTF计算，其公式如下其中MBTF的值越大，亚稳态出现的概率越小。而打拍可以增大MBTF的值。简而言之就是：打一拍仍然有很大概率出现亚稳态，打两拍出现亚稳态概率不大，打三拍相较于打两拍亚稳态出现的概率更低，但是除非超高频没必要。

一.FPGA和CPLD区别FPGA：现场可编程门阵列CPLD：复杂可编程逻辑器件二.多位异步信号如何同步单比特异步信号慢时钟域->快时钟域：同步打拍快时钟域->慢时钟域：先拓展位宽再同步打拍多比特异步信号1.异步FIFO2.保持寄存器+握手信号3.特殊的具体应用电路结构，根据应用的不同而不同三.FPGA芯片内部有哪两种存储器资源BLOCK RAM：由一定数量固定大小的存储块构成的，不占用额外的逻辑资源，并且速度快。分布式RAM：由LUT配置成的内部存储器

一.同步复位和异步复位同步复位：当clk有效时，复位才有效。优点：有利于时序分析，防止毛刺现象出现。缺点：复位信号必须大于时钟周期，大部分逻辑器件中D触发器都只有异步复位端口，需要在寄存器数据输入插入组合逻辑，需要考虑组合逻辑延迟因素。异步复位：复位信号与clk无关，只与自身输入信号有关。优点：无需插入组合逻辑，省资源，设计相对简单。缺点：可能不满足建立时间和保持时间要求，容易出现亚稳态，易受毛刺影响。二.同步电路和异步电路同步电路：存储电路中所有触发器的时钟端都接入同一个时钟脉冲源，

一.FPGA内部结构可编程I/OPLL锁相环（其作用为：分频，倍频，相位调节、占空比）逻辑阵列块LAB（每个LAB由16个逻辑器件LE组成，每个LE包括一个查找表LUT和一个RAM构成。Cyclone IV EP4CE6F17C8中包含6272（392 * 16）个LE）嵌入式存储单元（M9K）嵌入式乘法单元（DSP：数字信号处理）可编程物理连线二.查找表结构&原理结构：LUT本质是一种RAM。FPGA使用4输入LUT，所以每一个LUT可以视为是一个有4位地址线的RAM。原理