system Verilog---interface

接口
接口(interface）的特点： 

接口提供了一种新型的面向抽象级建模的方式。
接口的使用可以简化建模和验证大型复杂的设计。
使用Verilog的模块端口与SV的接口之间的比较
要集成一个子系统，包括处理器单元、存储单元、测试单元的连接等

Verilog的方式
按照以下步骤进行：

逐一对每一个子模块进行端口声明。
在上层环境，需要声明非常多的线网用来在各个模块之间进行连接。
Verilog方式的缺点：

对于标准的总线端口也不得不在多个模块重复声明。
相应的通信协议也不得不在多个模块中重复定义。
在不同模块之间的连接可能会出现不匹配的信号声明和连接。
一个设计发生了变化，可能会影响多个模块的端口声明和连接。
Verilog代码：

 

        可以看到需要声明许多对应的线网，利用这些线网与目标模块进行连接。而且还需要连接其余四个模块。

        将这种场景扩展到数十甚至上百个模块，在系统层集成，可以看到顶层集成的工作量相当可观。 

SV方式 
        SV添加了新的抽象端口类型interface。
        interface允许多个信号被整合到一起用来表示一个单一的抽象端口。