weixin_63058503的博客

本次实验可视为一个小项目的练习，比较考验对整个项目的理解，以及如何将问题细化的能力。还考验对Verilog HDL语言的熟练度和代码的逻辑性。

查看资源利用率报告看出两者使用的D触发器都是FDRE，即带使能功能的同步清除D触发器，相比与FDR多了一个使能接口，当同步复位接口为高电平时覆盖所有其他输出，时钟的上升沿触发寄存器复位（置0）；向下计数的计数器和向上计数的基本一致，减去一个数只需要加上这个数的补码即可，即加上1111，计数器的停止和开始操作只需设置一个信号，当信号有效时Q保持即停止计数状态，无效时即2开始计数状态，rst_n即可作为清零端，置位只需要设置一个信号当其有效时将Q置为1111。有效时，时钟信号上升沿来到时计数器被置为。

用Moore和Mealy机两种状态机实现序列检测，并分析比较其波形、资源利用率、性能的差异。

FDS：D Flip-Flop with Synchronous Set 带同步置位的D触发器 当置为端为低电平时，在时钟的上升沿触发数据保存在触发器中，当置位端为低电平时，在一个时钟的上升沿触发导致触发器清0FDSE：D Flip-Flop with Clock Enable and Synchronous Set 带时钟使能和同步置位的D触发器。当置位端为高电平时覆盖所有输出，一个时钟的上升沿触发导致寄存器置位，当置位端为低电平和时钟使能位为高电平时，在一个时钟的上升沿触发导致寄存器装载数据口的数据。