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记录手写HDLbits的一些错误
m0_71685185: 想问下HDL报这个错是怎么回事啊，之前一直这么写的没事，到这道题就出错了，是模块层次结构的加法器1那道题，报错是这样的： Error (12007): Top-level design entity "top_module" is undefined 我写的是这样[code=plain] module top_module( input [31:0] a, input [31:0] b, output [31:0] sum ); wire i; add16 u1_add16( .a(a[15:0]), .b(b[15:0]), .cin(1'b0), .cout(i), .sum(sum[15:0])); add16 u2_add16( .a(a[31:16]), .b(b[31:16]), .cin(i), .cout(), .sum(sum[31:16])); endmodule [/code]

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这个作者很懒，什么都没留下…

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