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RSS订阅原创 基于FPGA的DDS设计
假设现系统时钟fclk为100Khz，在每个时钟读出一个ROM数据，完整读完一个正弦信号所需要的时间为1024个时钟周期，每个时钟周期为10us，所以此时正弦信号的频率应为。，而比较明显的可以看出，第一个输出的正弦波信号和第二个输出的正弦波信号相位相差为90度。，可以看到存在一定的误差，但是误差在可接受范围，所以代码能正常实现功能。如上图所示，第一个输出的正弦波信号的周期为200us，即频率为。个点，可以将DDS的频率公式理解为信号的采样，例如当。的取值，即可取得不同频率的输出，如何理解。
2025-02-21 11:56:28
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原创 浮点数定点化
电路逻辑中数据通常采用二进制表示，1表示高电平，0表示低电平。 那么-7又是如何表示的？ 但是我们注意到，在十进制算术中，7和-7相加自然为0，但是上述两个16位二进制数相加显然结果不为0，所以这种仅有的表示方法不合理。所以引入原码、反码和补码的概念。
2025-02-11 17:45:15
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空空如也
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