Verilog语言中的线型wire变量与寄存器类型reg变量讲解

（1）创建wire线型

wire Q1,Q2,Q3;//创建3个线型变量
wire [7:0] Q;//创建一个位宽为8的变量

（2）在always块中要赋值的不能是wire类型，只能是reg类型

module top_module(
    input in,
    output out
);
wire in_1;
always@(*)begin
    in_1 = in;//运行报错，always块中不能对wire类型进行赋值
    out = in_1;
  end
endmodule 

（3）输入类型不能是reg类型

module top_module(
    input reg in,
    output out
);
assign out = in;//会报错
endmodule 

（4）输出reg类型，但没有触发条件时，软件会自动将触发器综合掉

module  top_module(
input  in;
output reg out;
);
always@(*)
 c=in;
endmodule