FPGA：亚稳态

亚稳态处理常用于跨时钟进来的信号，有三种常见办法：

1. 对于单bit的信号，打两拍再使用。
2. 对于多bit信号，用fifo进行时钟隔离。
3. 少量多bit信号，通过增加指示信号的方法来发送可控的数据流。常见于外部接口到FPGA的传输。

        例如输入 [7:0]in 和 in_vld ，用in_vld打三拍，后两拍来边沿检测，取到确定的 [7:0]in。要求是[7：0]in的维持时间得满足三拍以上。