weixin_46272787的博客

例如假设需要观测的信号有40个，可以将INT_BITWIDTH配置为48，XACTOR_ID设置为1,COMMENT为“int_master_1”,UMR_DATA_BITWIDTH设置为8。name_of_top_level design (定义的实现顶层,这个参数会影响xactors_connect.v中信号连接，如果前面配置不对，后面需要手动修改xactors_connect.v中的宏定义)用作为添加的xactor配置参数，例如前文在gpio模块中添加了一个int_master。

点击 Implementation Results 属性页,设置综合结果放置的目录,综合结果的文件名称, 同时一定要将 Write Vendor Constraint File选项选中。HDL Analyst是synplify提供给设计者查看结果， 提高设计速度特性和优化面积的强有力的层 次结构可视化图形工具；Synplify 和 Synplify Pro 是 synopsys提供的专门针对FPGA和CPLD实现的逻辑综合工具;可以显示该路径的延迟信息，关键路径等。