weixin_46191137的博客

赛道存储器（RTM）因其超高密度、能效和改善的延迟特性，在内存层次结构中的各个层面上都受到了研究，以提高性能和降低能耗。然而，RTM中固有的位移操作（shift operations）对于数据访问是必需的，但会带来性能损失，并可能引起位置错误。这些因素可能阻碍了RTM在替代低延迟、高可靠性的片上内存方面的应用。智能地在RTM中放置内存对象可以显著减少每次内存访问的位移次数，几乎不增加硬件开销。然而，现有的放置策略在应用于不同架构时可能导致次优性能。此外，这些位移优化技术对RTM可靠性的影响尚未得到充分研究。

对于使用PARSEC应用程序的评估结果，混合设计的延迟与基线设计相似，尽管我们的提案使用了较慢的存储器技术。顺序混合设计是所有对应方案中最慢的。由于我们的提案与基线输入单元设计在1-flit数据包时的性能完全相同，因此我们只展示了使用5-flit数据包的评估结果，这代表了长数据包，以反映不同输入单元设计的最坏情况性能。此外，如果缓冲元件的数量和工艺技术相同，Zhan 等人的两种混合输入单元设计的功耗和面积消耗应该与我们的混合设计相似，因为它们的 STT-MRAM 缓冲元件与 SRAM 缓冲元件的比例相似。

元数据：用于描述和管理数据的数据（控制信息）提出了一种方法解决元数据访问的问题（页表访问）畴壁存储器（DWM），也称为赛道存储器，是一种非易失性存储器[2]，由硅衬底上的数亿个铁磁纳米线制成。每个纳米线可以以磁化区域或畴的形式存储许多比特，这些磁化区域或畴通过超窄的畴壁彼此分离。如图1所示，为了从磁道读取数据/向磁道写入数据，被称为访问（R/W）端口的强磁化铁磁层被放置在磁道上的某些固定位置处，并且被绝缘体层隔开。这样的结构形成了磁性隧道结（MTJ），通过它可以读取/写入存储的信息[10]。

ISCA#2023

*存储器和能量模型：**实验使用了SRAM、STT-MRAM和Racetrack等不同的存储器模型，并使用来自文献和NVSim的数据进行外围电路功耗计算。**被评估的方案：**实验评估了三种Racetrack FIFO方案，即CB（Copy-based）、LB（Length-based）和双 racetrack 方案（Dual）。**控制电路开销：**为了确定LB和Dual的控制电路开销，研究人员创建了一个45nm标准单元ASIC硬件中FSM的实现，并将其与传统FIFO的one-hot读写点进行比较。

随着 input 和 output 规模的增大，电路规模会以 n x n 的量级扩大，而后面将介绍的其他 Non-Blocking 网络规模增长的量级仅为 n x logn。：不同于包交换网络（packet-switched）的共享资源，电路交换网络在传输数据之前，会建立一条从 source 到 destination 专用的连接，数据会连续地通过这条连接传输，数据传输完成后断开连接。的场景，即一个 input 最多只和一个 output 建立连接，每个 output 也只和一个 input 建立连接。