啄缘之间的博客

以下是关于ATPG（自动测试模式生成）使用TetraMax（Synopsys工具）的。

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FPGA --- 加载资源阶段。

Synopsys Design Compiler 综合工具功能：将 Verilog code 转化为可生产门级电路具体操作及作用电路逻辑优化优化目标：面积、功耗等时序分析及优化执行 DFT（Design For Test）转化要求保证功能正确保证时序满足要求转化内容将电路的高层次描述（Verilog code）转化为可制造的门级电路。

基本流程 1、Develop HDL File 2、Specify Libraries link_library target_library symbol_library synthetic_library 3、Read Design read_file 4、Define Design Environment set_operating_conitions s...

verilog file used for simulation the pattern>--用于模拟模式的verilog文件。ATPG:automatic test pattern generation(自动生成测试模式）<stil or wgl used for ATE testing >--stil 或者wgl 用于ATE 测试。wgl：waveform generation language (波形产出语言）在模式合并期间显示详细信息。设置模式sram为黑盒。生成标准的ATPG模式。