FPGA入门学习笔记（五）Vivado模块化设计

NonnettaWu

已于 2023-05-17 20:02:47 修改

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分类专栏： FPGA 文章标签： fpga开发学习

于 2023-02-28 10:48:16 首次发布

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该文提供了两个Verilog模块，一个用于LED闪灯的控制逻辑，另一个是测试模块。主模块`led_flashself`计数并切换LED状态，测试模块`led_flashself_test`实例化了多个主模块以控制多个LED，并通过参数调整闪灯频率。同时，还有一个仿真测试模块`led_flashself_tb`用于验证设计功能。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

仿真结果

在这里插入图片描述

设计文件程序

module led_flashself(
    input Clk,
    input Reset_n,
    output reg Led
);
    reg [24:0] counter;
    parameter MCNT = 25'd24999999;
    always@(posedge Clk or negedge Reset_n)begin
        if(!Reset_n)
            counter <= 0;
        else if(counter == MCNT)
            counter <= 0;
        else
            counter <= counter + 1'd1;
    end
    always@(posedge Clk or negedge Reset_n)begin
        if(!Reset_n)
            Led <= 0;
        else if(counter == MCNT)
            Led <= !Led;
    end
endmodule

module led_flashself_test(
    input Clk,
    input Reset_n,
    output [4:0] Led

);
    led_flashself led_flashself_0(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led[0])
    );
    defparam led_flashself_0.MCNT = 25'd24999999;
        
    led_flashself led_flashself_1(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led[1])
    );
    defparam led_flashself_1.MCNT = 25'd2499999;
        
    led_flashself led_flashself_2(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led[2])
    );
    defparam led_flashself_2.MCNT = 25'd4999999;
        
    led_flashself led_flashself_3(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led[3])
    );
    defparam led_flashself_3.MCNT = 25'd7499999;
        
    led_flashself led_flashself_4(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led[4])
    );
    defparam led_flashself_4.MCNT = 25'd9999999;

endmodule

仿真文件程序

`timescale 1ns/1ns
module led_flashself_tb();
    reg Clk;
    reg Reset_n;
    wire [4:0]Led;
    led_flashself_test led_flashself_sim(
        .Clk(Clk),
        .Reset_n(Reset_n),
        .Led(Led)
    );
    initial Clk <= 0;
    always #20 Clk <= !Clk;
    initial begin
        Reset_n <= 0;
        #200;
        Reset_n <= 1;
        #2000000;
    end

endmodule