weixin_45303812的博客

本实验在之前两篇文章的基础上设计的MATLAB与FPGA联合仿真平台设计，主要用于在MATLAB于FPGA之前提供收发数据的通道。本实验将把极化码的编译码器放在FPGA上进行实现，其余仿真步骤都将在MATLAB上进行。

通过学习ZYNQ开发可以得知PL 和 PS 的高效交互是 ZYNQ开发的重中之重，通常情况下我们需要将PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理。在PS和PL之间的主要连接是通过一组9个AXI接口，每个接口有多个通道组成，其接口及相关描述如下：其中AXI GP(General Purpose AXI)接口为通用接口，适用于PL和PS之间的中低速通信。

验证udp传输过程中是否发生了如下问题：数据包内数据损坏丢包数据包的顺序不正确

在上一实验中，上位机发送询问/控制命令及接收板卡回传的应答命令该部分采用的是网络调试助手NetAssist进行收发信息，虽然便捷但限制了进一步实验或二次开发。因此，本节将基于Matlab实现udp通信，代码及实验结果分析如下。

本文基于AN108模块，将ADC采集的数据通过以太网传输到上位机。

​在超外差接收机中，通常需要将射频信号通过一次或几次模拟下变频转换到中频上，在中频对信号进行数字化，然后再进行数字下变频。数字下变频(Digital down converter,DDC)指的是接收机中经过混频后得到的中频信号比原始信号的频率低的一种混频方式，中频信号转换为基带信号。本次实验拟对数字下变频芯片功能软件仿真和验证。​...

实验要求DAC FIFO实验基于“DDS IP 数字波形合成DAC ” “ ADDA测试” 实验方案 用MMCM 把 合成出100MHz的时钟，让DDS工作在100MHz时钟 让DAC和DAC的接口电路工作在50MHz，此时DAC的采样率为50MHz 在DDS和DAC接口电路之间，放置一个带独立时钟的AXI-Stream-Data FIFO，FIFO两端的时钟分别为DDS的工作时钟100MHz和DAC的工作时钟50MHz 生成FIFO需要带data count信号（本实验仅用于观察，以后的实

基于实验一DDS IP 数字波形合成设计完成ADDA测试，关于实验一可参考上一篇文章DDS的理解及IP核的使用_Laid-back guy的博客实验内容参考Zynq FPGA实验_DUWT实验的博客实验内容：注意，AN108是34针的插头，注意其插装位置，1脚和zynq底板对齐，不要插错 黑金AN108的低通滤波器通带为0-20MHz左右 基于“DDS IP 数字波形合成DAC ” 实验方案，使用50MHz时钟频率，使用DAC输出正弦波。 把DAC输出模拟信号自环给ADC的输入 使用MM

DDS基本原理DDS，直接数字频率合成(Direct Digital Synthesis，简称DDS)技术，其作原理是基于数字取样及数模恢复的处理，基本框图如图1所示