<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[白码王子小张的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/weixin_45137708</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; weixin_45137708]]></copyright><item><title><![CDATA[Vivado导出Block Design tcl脚本文件到其他工程使用]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/160357076</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/160357076</guid><author>weixin_45137708</author><pubDate>Tue, 21 Apr 2026 10:08:34 +0800</pubDate><description><![CDATA[本文介绍了在Vivado中导出Block Design设计tcl脚本文件，然后在新的工程中导入脚本文件重建Block Design设计的方法。]]></description><category></category></item><item><title><![CDATA[Vivado无源代码自定义IP核封装方法(IP核不含源代码)]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/157548121</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/157548121</guid><author>weixin_45137708</author><pubDate>Fri, 30 Jan 2026 14:49:24 +0800</pubDate><description><![CDATA[在进行FPGA开发时,如果不希望将源代码交给别人时,有两种方式: 一种方法是将自己的源代码生成网表文件,交出网表文件即可,网表文件又分为DCP网表和EDF网表;另一种方法是将自己的源代码封装为无源代码IP核。本文详细介绍Vivado封装无源代码IP核的方法。]]></description><category></category></item><item><title><![CDATA[Vivado生成RTL代码网表文件(.dcp网表和.edf网表)--续]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/157547743</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/157547743</guid><author>weixin_45137708</author><pubDate>Fri, 30 Jan 2026 14:35:58 +0800</pubDate><description><![CDATA[在进行FPGA开发时,如果不希望将源代码交给别人时,有两种方式: 一种方法是将自己的源代码生成网表文件,交出网表文件即可,网表文件又分为DCP网表和EDF网表;另一种方法是将自己的源代码封装为无源代码IP核。本文详细介绍生成.dcp网表文件的方法和步骤。]]></description><category></category></item><item><title><![CDATA[Vivado生成RTL代码网表文件(.dcp网表和.edf网表)]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/157511754</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/157511754</guid><author>weixin_45137708</author><pubDate>Thu, 29 Jan 2026 16:17:31 +0800</pubDate><description><![CDATA[本文详细介绍Vivado生成2种网表文件.dcp网表和.edf网表的方法和步骤。]]></description><category></category></item><item><title><![CDATA[Vivado自定义IP核封装教程(超详细!)]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/157505858</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/157505858</guid><author>weixin_45137708</author><pubDate>Thu, 29 Jan 2026 11:27:54 +0800</pubDate><description><![CDATA[本文详细介绍了使用简单的LED工程进行详细的用户自定义IP核封装流程,用户可以将自己的逻辑代码封装为普通接口和AXI4接口,本文详细介绍普通接口IP核封装方法.]]></description><category></category></item><item><title><![CDATA[【Vivado错误日志】[DRC REQP-1741]IDELAY3 drivers invalid load :IDELAY3 DATAOUT pin may not drive a BUFG*]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/157029422</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/157029422</guid><author>weixin_45137708</author><pubDate>Fri, 16 Jan 2026 16:44:56 +0800</pubDate><description><![CDATA[本文详细介绍了Vivado 布局Place Design报错: [DRC REQP-1741] IDELAY3 drivers invalid load :IDELAY3 data_progress_U0/u_delay_rxd DATAOUT pin(net: data_progress_U0/data_clk)may not drive a BUFG*的原因及解决方法]]></description><category></category></item><item><title><![CDATA[【Vivado错误日志】[DRC NSTD-1] Unspecified I/O Standard: 13 out of 175 logical ports use I/O standard.....]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/156947054</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/156947054</guid><author>weixin_45137708</author><pubDate>Wed, 14 Jan 2026 15:37:20 +0800</pubDate><description><![CDATA[本文详细介绍了Vivado报错解决：[DRC NSTD-1] Unspecified I/O Standard: 13 out of 175 logical ports use I/O standard (IOSTANDARD) value ‘DEFAULT’和[DRC UCIO-1] Unconstrained Logical Port: 13 out of 175 logical ports have no user assigned specific location constraint (LOC)]]></description><category></category></item><item><title><![CDATA[【Vivado错误日志】：[IP_Flow19-3478] Validation failed for parameter Coe File(Coe_File).Invalid Coe File...]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/156942208</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/156942208</guid><author>weixin_45137708</author><pubDate>Wed, 14 Jan 2026 11:39:27 +0800</pubDate><description><![CDATA[本文详细介绍了Vivado 在Block Design中调用自定义封装的IP核后Generate Output Product时报错：[IP_Flow19-3478]Validation failed fo rparameter CoeFile(Coe_File) with value ../xxx/xxxxxx/.coe' for IP system_system_top_0_o/bik_mem_gen_1. Invalid Coe File-Unable to open the file的解决方法.]]></description><category></category></item><item><title><![CDATA[【Vivado错误日志】Vivado 在Block Design添加PL模块时报错：The xilinx.com:ip:XXXXX core does not support module......]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/156765783</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/156765783</guid><author>weixin_45137708</author><pubDate>Fri, 09 Jan 2026 15:41:54 +0800</pubDate><description><![CDATA[本文详细介绍了Vivado 在Block Design添加PL模块时报错：The xilinx.com:ip:XXXXX core does not support module refer的原因及解决方法.]]></description><category></category></item><item><title><![CDATA[FPGA实现CIC抽取滤波器]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/153409260</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/153409260</guid><author>weixin_45137708</author><pubDate>Thu, 16 Oct 2025 16:03:55 +0800</pubDate><description><![CDATA[CIC（级联积分梳状）滤波器，它是一种高效的多速率信号处理滤波器，是一种无乘法器的线性相位FIR滤波器。常用于数字下变频（DDC）和数字上变频（DUC）中。CIC滤波器的主要优点是不需要乘法器，结构简单，仅由加法器、减法器和寄存器组成。CIC滤波器是FIR滤波器的一种，可以只使用积分器和梳状器来实现，没有了FIR的乘法操作，实现非常的简单并且大大节约了资源。本文详细介绍了使用FPGA实现CIC抽取滤波器的代码以及仿真分析。]]></description><category></category></item><item><title><![CDATA[Xilinx FFT IP核配置说明及使用方法(超详细)]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/153397978</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/153397978</guid><author>weixin_45137708</author><pubDate>Thu, 16 Oct 2025 11:55:06 +0800</pubDate><description><![CDATA[FFT是一种DFT的高效算法，称为快速傅立叶变换（fast Fourier transform），它可以将一段有限长的离散信号（比如一段音频采样）从时域（振幅随时间变化）转换到频域（信号由哪些频率的正弦波组成）。傅里叶变换是时域一频域变换分析中最基本的方法之一。在数字处理领域应用的离散傅里叶变换(DFT：Discrete Fourier Transform)是许多数字信号处理方法的基础。本文详细介绍了Xilinx FFT IP核的配置信息、配置方法、接口信号以及接口时序等内容，供大家参考学习。]]></description><category></category></item><item><title><![CDATA[Xilinx DDS IP核配置及使用方法]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/152324614</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/152324614</guid><author>weixin_45137708</author><pubDate>Tue, 30 Sep 2025 16:07:34 +0800</pubDate><description><![CDATA[本文详细介绍了Xilinx DDS IP核的使用方法、配置参数说明以及接口信号。]]></description><category></category></item><item><title><![CDATA[Xilinx DDS IP核生成任意频率的正弦波、余弦波]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/152324113</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/152324113</guid><author>weixin_45137708</author><pubDate>Tue, 30 Sep 2025 15:47:25 +0800</pubDate><description><![CDATA[本文详细介绍了在Vivado开发工具中使用DDS IP核生成任意频率正弦、余弦波形的方法，并进行仿真查看生成的波形。]]></description><category></category></item><item><title><![CDATA[MATLAB生成函数的模块化HDL代码]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144140370</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144140370</guid><author>weixin_45137708</author><pubDate>Fri, 29 Nov 2024 16:28:29 +0800</pubDate><description><![CDATA[这个例子展示了如何从包含函数的MATLAB代码中生成模块化HDL代码。
默认情况下，HDL Coder内联所有在顶层设计函数体中调用的MATLAB函数体。这种内联导致生成单个文件，其中包含函数的HDL代码。要生成模块化HDL代码，请使用生成可实例化代码进行函数设置。当您启用此设置时，HDL Coder为每个功能生成单个VHDL实体或Verilog或SystemVerilog模块。]]></description><category></category></item><item><title><![CDATA[基于MATLAB的HDL代码生成及FPGA综合]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144135468</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144135468</guid><author>weixin_45137708</author><pubDate>Fri, 29 Nov 2024 14:28:57 +0800</pubDate><description><![CDATA[本示例展示了如何创建HDL Coder项目，为您的MATLAB设计生成代码，并综合HDL代码，布局布线，以滤波器为例。]]></description><category></category></item><item><title><![CDATA[Matlab mex- setup报错—错误使用 mex，未检测到支持的编译器...]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144131804</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144131804</guid><author>weixin_45137708</author><pubDate>Fri, 29 Nov 2024 11:32:41 +0800</pubDate><description><![CDATA[在使用mex编译时报错提示：错误使用 mex，未检测到支持的编译器。您可以安装免费提供的 MinGW-w64 C/C++ 编译器；请参阅安装 MinGW-w64 编译器。]]></description><category></category></item><item><title><![CDATA[Matlab设计转换成HDL代码报错：无法确定 MEX 编译器: 请使用 ＜a href=“matlab: mex -setup“＞mex -setup＜/a＞ 配置您的系统。]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144131655</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144131655</guid><author>weixin_45137708</author><pubDate>Fri, 29 Nov 2024 11:28:52 +0800</pubDate><description><![CDATA[在将Matlab设计转换成HDL代码运行到Workflow Advisor的Fixed-Point Conversion任务时报错：
无法确定 MEX 编译器: 请使用 mex -setup 配置您的系统。]]></description><category></category></item><item><title><![CDATA[基于Matlab设计生成HDL/Verilog代码]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144131343</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144131343</guid><author>weixin_45137708</author><pubDate>Fri, 29 Nov 2024 11:23:17 +0800</pubDate><description><![CDATA[本文演示了如何创建HDL Coder项目并从MATLAB设计中生成代码。]]></description><category></category></item><item><title><![CDATA[Matlab Simulink HDL Coder 时钟束信号生成]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144119099</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144119099</guid><author>weixin_45137708</author><pubDate>Thu, 28 Nov 2024 19:41:45 +0800</pubDate><description><![CDATA[Simulink HDL Coder时钟束信号生成：时钟束信号包括时钟、复位和时钟使能信号。在代码生成过程中，HDL Coder根据您在设计中使用的连续元素（如持久变量或延迟块）创建时钟束信号。默认情况下，单个主时钟和单个主复位驱动设计中的所有顺序元素。]]></description><category></category></item><item><title><![CDATA[Matlab Simulink HDL Coder代码生成基本流程]]></title><link>https://blog.youkuaiyun.com/weixin_45137708/article/details/144118888</link><guid>https://blog.youkuaiyun.com/weixin_45137708/article/details/144118888</guid><author>weixin_45137708</author><pubDate>Thu, 28 Nov 2024 19:34:04 +0800</pubDate><description><![CDATA[Matlab Simulink HDL Coder开发基本流程：您可以使用HDL Coder从Simulink模型或MATLAB算法生成可合成的VHDL， Verilog和SystemVerilog代码。可以使用生成的HDL代码进行FPGA编程、ASIC原型设计和生产设计。使用HDL Workflow Advisor，您可以将生成的HDL代码部署到Xilinx、Intel和Microchip板上。您可以针对速度和面积优化您的设计，突出显示关键路径，并在综合成之前生成资源使用预估报告。]]></description><category></category></item></channel></rss>