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RSS订阅原创 DC lab3
3.clock到寄存器的最大延时为300ps+/-30ps，因为+/-30ps，可知clock skew是60ps；1.out1端口的最大外部组合逻辑时间是420ps，F6的setup时间是80ps，output delay=420ps+80ps=500ps；（为了约束S的延时是2.2ns，需要设置input delay，那么。2.最大的内部delay到out2是810ps,那么out2的output delay应该是。（外部latency）report库中的信息，可知时间单位是1ns，电容单位是1pf。
2024-04-02 22:56:29
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原创 verilator error: ‘class Vour_onoff’ has no member named ‘trace’
verilator运行仿真的第一步生成目标文件夹报错，发现是option忘了加--trace，加上就好了。
2024-01-08 22:10:59
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原创 HDLBits Circuits 状态机专栏（二）
向左LEFT：ground为0则跳转到状态FALL_L；不然向左遇到障碍物则跳转到状态RIGHT；向右RIGHT：ground为0则跳转到状态FALL_R；不然向右遇到障碍物则跳转到状态LEFT；在第二段组合逻辑模块中，若缺少next_state=LEFT，则会警告，我猜想是因为需要一个初始值和若不满足case的所有状态下next_state有赋值。向右走的时候掉落FALL_R：ground为1则跳转到状态RIGHT；向左走的时候掉落FALL_L：ground为1则跳转到状态LEFT；
2024-01-06 17:51:48
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原创 HDLBits Circuits 状态机专栏（一）
FPGA不同于CPU的一点特点就是CPU是顺序执行的，而FPGA是同步执行（并行）的。那么FPGA如何处理明显具有时间上的事件呢？这个时候我们就需要使用到状态机了。状态机的引入就是为了。状态机简写为 FSM（Finite State Machine），也称为同步有限状态机，我们一般简称为状态机，之所以说“同步”是因为状态机中所有的状态跳转都是在时钟的作用下进行的，而“有限”则是说状态的个数是有限的。
2024-01-03 15:26:06
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原创 HDLBits CircuitsCombinational
在前面的练习中，我们使用了简单的逻辑门和几个逻辑门的组合。因此，描述组合函数行为的一种方法是明确列出每种可能的输入值的输出。阻塞赋值：阻塞赋值语句是在这句之后所有语句执行之前执行的，即后边的语句必须在这句执行完毕才能执行，所以称为阻塞，实际上就是顺序执行。文章提示根据结果反推，那么输出ringer的时候是v_m等于0，输出motor的时候是输入v_m为1且ring有输入（为1）2、m=2,n=3,p=1;结果分别是：1、m=2,n=3,p=2;举个例子：初始化m=1，n=2，p=3；这里涉及到使用<=和=
2023-12-19 21:45:31
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原创 HDLBits Verilog在线学习网站
语法上正确的代码并不意味着设计成的电路也是合理的。我们来思考这么一个问题，如上图的错误示例，如果if条件不满足，输出如何变化呢？因为组合逻辑电路不能记录当前的状态，所以就会综合出锁存器。所以当我们使用if语句或者case语句时，我们必须考虑到所有情况并给对应情况的输出进行赋值，就意味着我们要为else或者default中的输出赋值。锁存器是一种对脉冲电平（也就是0或者1）敏感的存储单元电路，而触发器是一种对脉冲边沿（即上升沿或者下降沿）敏感的存储电路。这里我写复杂了，有更简便的写法。
2023-12-17 21:39:16
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原创 HDLBits Verilog在线学习网站
为啥用 (a + b + 0) and (a + ~b + 1)的思路写不对？这里的多用复用器没有给出了，参考了另一篇文章大佬的写法。，按顺序写模块外的连线名字即可（模块的端口名不用写）目标：调用子模块，注意别忘了“，”和“；注意：未给出mod_a端口名，需按顺序调用。但是出现了这个警告，目前不知道是啥原因。想复杂了，参考了一个大佬的。
2023-12-08 00:00:16
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空空如也
关于#HDLBits#的问题，如何解决？（相关搜索：verilog代码）
2024-01-07
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