基于FPGA的图像拉普拉斯边缘提取

最新推荐文章于 2024-10-18 17:31:13 发布

Nuoson聪

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分类专栏： fpga

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本文介绍了基于FPGA的图像拉普拉斯边缘提取系统，通过FPGA处理视频数据，实现图像的边缘增强。系统首先通过FIFO将25MHz的图像数据转换到50MHz，然后进行DDR3缓存和显示。在写入DDR3前，对图像进行多行缓存和拉普拉斯边缘提取，处理后的图像在VGA显示器上呈现。拉普拉斯算子用于边缘检测，通过比较像素邻域内的灰度差异来强调图像边缘。

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基于FPGA的图像拉普拉斯边缘提取

AT7_Xilinx开发板（USB3.0+LVDS）资料共享
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1系统概述
如图所示，这是整个视频采集系统的原理框图。上电初始，FPGA需要通过IIC接口对CMOS Sensor进行寄存器初始化配置。这些初始化的基本参数，即初始化地址对应的初始化数据都存储在一个预先配置好的FPGA片内ROM中。在初始化配置完成后，CMOS Sensor就能够持续输出标准RGB的视频数据流，FPGA通过对其同步信号，如时钟、行频和场频进行检测，从而从数据总线上实时的采集图像数据。MT9V034摄像头默认初始化数据就能输出正常的视频流，因此FPGA中实际上未作任何IIC初始化配置。
在FPGA内部，采集到的视频数据先通过一个FIFO，将原本25MHz频率下同步的数据流转换到50MHz的频率下。接着将这个数据再送入写DDR3缓存的异步FIFO中，这个FIFO中的数据一旦达到一定数量，就会写入DDR3中。与此同时，读取DDR3中缓存的图像数据，缓存到FIFO中，并最终送往LCD驱动模块进行显示。LCD驱动模块不断的发出读图像数据的请求，并驱动液晶显示器显示视频图像。
本实例除了前面提到对原始图像做DDR3缓存和显示，还会在原始图像缓存到DDR3之前，另外做图像的多行缓存和拉普拉斯边缘提取处理，获得新的图像流，这个图像流写入到DDR3中。根据LCD显示模块的请求，读取DDR3中处