杭电数字电路课程设计-实验十四-基本寄存器设计实验

实验目的

1. 学习寄存器的原理与设计方法；
2. 掌握灵活运用Verilog HDL语言进行各种描述与建模的技巧和方法。

实验要求

1. 使用合适的或者你喜欢的描述方式，编程实现4D寄存器
2. 课前任务：在Xilinx ISE上完成创建工程、编辑程序源代码、编程、综合、仿真、验证，确保逻辑正确性。
3. 实验室任务：配置管脚，将输入数据信号D[3:0]、控制信号OE#、CLR和CLK信号连接到开关上，注意CLK要接到经过硬件消抖的开关上，将输出Q[3:0]连接到4个LED灯。 生成*.bit文件，完成板级验证。
4. 撰写实验报告。

实验原理

基本寄存器设计实验原理

程序代码

module jicunqi(OE,CLR,CLK,Q,D);
		input[3:0] D;
		input OE,CLR,CLK;
		output reg[3:0] Q;
		
		always@(OE or CLR or CLK)
			if(OE)
				begin 
				Q[3]=0;Q[2]=0;Q[1]=0;Q[0]=0;
				end
			else if(CLR