FPGA初学
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本科电子与信息工程、研究生集成电路工程，想从事硬件工程师或者数字IC设计师相关工作
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Verilog HDL 锁存器实现
Verilog HDL锁存器实现目录分类：异步高电平有效异步低电平有效同步高电平有效同步低电平有效（1）异步高电平有效module async_latch_H( input C,S, //Set Q to 1, Clear Q to 0 output reg Q);always @(*)begin if(C) Q <= 1’b0; else if(S) Q <= 1’b1; else Q <= Q;endendmodule （2）原创 2020-05-11 00:36:04 · 1911 阅读 · 0 评论 -
Xilinx FPGA “打一拍”“打两拍”以及IOB含义
Xilinx FPGA “打一拍”“打两拍”以及IOB含义本次总结主要是参考网上的说法，最近在接触到异步时钟同步的时候了解到利用“非阻塞赋值<=”进行时钟同步，碰到有人说“打一拍”“打两拍”可以降低亚稳态问题，听起来有点糊，所以总结一下：一、 “打一拍”“打两拍”的含义关于FPGA中“打一拍”的含义，我们可以理解为**把某个信号延迟了一个时钟周期，推而广之：“打两拍”就是延迟两个时钟周...原创 2020-04-12 23:26:00 · 21457 阅读 · 2 评论 -
同步FIFO和异步FIFO的Verilog语言的实现，并附有详细的代码注释
同步FIFO和异步FIFO的Verilog语言的实现，并附有详细的代码注释最近在学习Verilog的经典电路的代码，把碰到的同步异步FIFO的Verilog代码附上，并附有较为详细的代码注释，希望大家多看看注释，因为FIFO的代码已经很经典了，只有认真看注解才能更加利于理解，学到其中的电路设计的思想。一、同步FIFO的实现//同步FIFO设计(使用地址位扩展一位的方法来判断空满，与华为设计书...原创 2020-03-30 00:20:44 · 3821 阅读 · 5 评论 -
Verilog实例化时的参数传递--即#的用法和defparam的用法
Verilog实例化时的参数传递–即#的用法和defparam的用法一、#号用于延时众所周知，在很多情况下，我们使用#时，是用于时序仿真中的延时，具体用法如下：#是延迟的意思，#号后面数字是延迟的数量，延迟的单位由timescale控制，比如在Testbench开头声明有**‘timescale 1ns/1ps**，他的意思就是时间单位为1ns，精度是1ps那么，#10.5 就是延迟10....原创 2020-03-17 15:04:20 · 7042 阅读 · 0 评论 -
FPGA小工具之Notepad++编辑器——Verilog代码片段快速生成和语法检查
FPGA小工具之Notepad++编辑器——Verilog代码片段快速生成和语法检查现在开始慢慢会写越来越多的Verilog代码了，以前只在Vivado 2017版中写Verilog代码，但是最近一是觉得Vivado的语言编辑有点不太美观，二是有的时候要写简短的代码不想启动Vivado，但是用文本编辑以及word就有点不好保存代码，也不能检测Verilog的语法，所以在网上找了一个语言编辑器——...原创 2020-03-17 00:19:40 · 13656 阅读 · 7 评论 -
FPGA硬件逻辑和数字IC中笔试面试常考的Verilog语言实现分频问题（包含偶数分频、计数分频、小数分频和任意整数分频）
FPGA硬件逻辑和数字IC中笔试面试常考的Verilog语言实现分频问题（包含偶数分频、计数分频、小数分频和任意整数分频）由于2021秋招需要，我查找了很多奇偶分频的文章，将其中简单且便于理解的放出来，全部是经过Vivado仿真验证过的，请放心使用。时钟信号的处理是FPGA的特色之一，因此分频器也是FPGA设计中使用频率非常高的基本设计之一。一般在FPGA中都有集成的锁相环可以实现各种时钟的分...原创 2020-03-06 00:59:59 · 1328 阅读 · 0 评论 -
vivado的HLS设计流程
vivado的HLS设计流程简单介绍一下vivado的HLS的设计流程，从建工程开始到生成IP核的整个过程一般需要先准备建立工程的文件，c/c++（cpp）函数文件，c/c++（cpp）testbench测试文件，h头文件以及一些需要用到的其他如.dat，文件。从左到右依次是：VectorAdd.h头文件、VectorAdd_tb.cpp测试文件、VectorAdd.cpp函数文件1、...原创 2020-01-09 19:26:42 · 1622 阅读 · 0 评论 -
vivado的SDK在Debug/Run过程中程序无法烧写且出现一直跳出Disassembly界面以及ARM Cortex-A9 MPCore #0（Suspended）的情况
vivado的SDK在Debug/Run过程中程序无法烧写且出现一直跳出Disassembly界面以及ARM Cortex-A9 MPCore #0（Suspended）的情况在vivado中更新了IP核后，导入到SDK中，然后程序无法烧写，有的时候会出现一直跳出Disassembly界面然后左下角的Debug小窗口ARM Cortex-A9 MPCore #0（Suspended）和ARM C...原创 2019-12-21 23:03:55 · 7668 阅读 · 8 评论 -
FPGA的Zynq 7000学习--基于黑金AX7010开发板的Hello World 实验
FPGA的Zynq 7000学习–基于黑金AX7010开发板的Hello World 实验/9月开学入手了黑金AX7010开发板，自己也没有学到很多，但是还是想一步一步记录自己的进步，所以开了博客，也想好好归纳归纳，让自己尽快成长起来，谢谢。/大家学习C语言或者51单片机，相信也是从最基本的“Hello World实验”开始的。不过ZYNQ 7000又有一点不同，就是它是分为PL和PS两个部分...原创 2019-11-18 23:00:33 · 5791 阅读 · 3 评论 -
Xilinx的IIC程序中的XIicPs_MasterSendPolled和XIicPs_MasterRecvPolled函数的使用，8位寄存器地址写入24位数据
Xilinx FPGA的IIC程序中的XIicPs_MasterSendPolled和XIicPs_MasterRecvPolled函数的使用，8位寄存器地址写入24位数据硬件平台：黑金AX7010开发板vivado版本：Vivado 2017.4SDK平台：SDK 2017.4目的：利用FPGA通过PS端EMIO的IIC配置图像传感器，该寄存器是8位寄存器地址写入24位数据如何知道XI...原创 2019-12-19 21:13:19 · 4915 阅读 · 2 评论 -
Connected to target on host '127.0.0.1' and port '3121'以及connect -url tcp:127.0.0.1:3121的错误
SDK 中出现Connected to target on host ‘127.0.0.1’ and port '3121’以及connect -url tcp:127.0.0.1:3121的错误，连接不到ZYNQ开发板上或者vivado中open target找不到目标板的问题我使用的是Win10系统，Vivado2017.4，电脑是戴尔，用的FPGA开发板是黑金的AX7010系列，FPGA芯...原创 2019-12-02 15:05:45 · 3611 阅读 · 0 评论