双口ram读写

最新推荐文章于 2025-11-20 18:05:54 发布

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#verilog

本文详细介绍了一种基于Verilog的双口RAM设计方法，包括代码实现与仿真验证。设计中，A端口用于写入0到1023的数据，而B端口则负责读取这些数据，两端口时钟频率相同，仿真采用50MHz写入、12.5MHz读取。双端口RAM允许同时读写操作，提高了数据处理效率。

项目名称

双口ram读写

具体要求

将0-1023存入ram并读出,a端口写入数据，b端口读出数据，两个端口的时钟频率设置相同，仿真时以50m写入12.5m读取

单端口时读和写不能同时进行，双端口ram多了一个读地址，可以同时读写

设计架构

代码设计

verilog代码设计

ram ipcore创建，位宽10，深度1024

顶层模块设计

module dram_top(
	input					a_clk,
	input					b_clk,
	input					rst_n,
	
	output [9:0]		a_q,
	output [9:0]		b_q
);

wire a_wren;
wire b_wren;
wire [9:0]a_addr;
wire [9:0]b_addr;
wire [9:0]a_data;
dram_ctrl dram_ctrl(
	.a_clk(a_clk),
	.b_clk(b_clk),
	.rst_n(rst_n),

	.a_w