Tsetup和Thold的经典问题 & max fanout的解决办法

最新推荐文章于 2025-06-05 19:57:12 发布
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分类专栏： FPGA学习
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本文链接：https://blog.youkuaiyun.com/weixin_43343190/article/details/82966648

Tsetup和Thold的经典问题

有个著名的笔试题,这样说道：时钟周期为T,触发器D1的建立时间最大为T1max，最小为T1min，该触发器的数据输出延时为Tco。组合逻辑电路最大延迟为T2max,最小为T2min。假设D1在前，D2去采样D1的数据（实际就是对图2的文字描述），问，触发器D2的建立时间T3和保持时间应满足什么条件。这里给出一个简易公式供大家死记一下，

以下两个公式确定了D2的Tsetup和Thold：下面两个公式可以在我的这篇博客中找到更详细的答案。
https://blog.youkuaiyun.com/weixin_43343190/article/details/82960601
1、D1的Tco+ max数据链路延时+ D2的Tsetup< T（即T3 < T - Tco - T2max）
2、D1的Tco+ min数据链路延时> D2的Thold（即T4< Tco+ T2min）

其实上面的式2可以从T3+T4=T推出，不过要注意把1)中的T2max改为T2min即可。

总之，建立时间长了，保持时间就短了。

实际中，某条数据链路延时是一个定值，只不过要求它落在区间{T2min，T2max}。这也是T2min和T2max的实际意义。

看完上述，应该可以回答以下问题了：
1、为什么仿真时，更看重MAX，较轻看重MIN？
答：根据上述最后的两个公式，逻辑路径的MAX和setup有关，有可能不满足要求，需要仿真验证；而MIN和hold有关，hold的公式易满足。

2、 为什么仿真时，更看重setup，较轻看重hold？
答：原理同上。

3、 逻辑路径延时的范围要求，怎么计算？
答：根据上述的最后两个公式，可

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Setup 时间配置（输入信号） - **作用**：确保时钟边沿前信号稳定 - **配置位置**：`input` 声明后 - **原理**： - 采样点 = 时钟边沿 - setup 时间 - 确保满足 $T_{\text{setup}} &lt; T_{\text{clk}}$ ```systemverilog clocking cb @(posedge clk); input #2ns data; // 在时钟上升沿前 2ns 采样信号 endclocking ``` *应用场景*：当设计要求输入信号在时钟边沿前 2ns 稳定时[^3]。 #### 3. Hold 时间配置（输出信号） - **作用**：确保时钟边沿后信号保持稳定 - **配置位置**：`output` 声明后 - **原理**： - 驱动点 = 时钟边沿 + hold 时间 - 确保满足 $T_{\text{hold}} &gt; 0$ ```systemverilog clocking cb @(posedge clk); output #3ns ready; // 在时钟上升沿后 3ns 驱动信号 endclocking ``` *应用场景*：当设计需要输出信号在时钟边沿后保持 3ns 不变时[^2]。 #### 4. 特殊值 `#1step`（关键配置） - **作用**：避免 RTL 和 Testbench 的竞争条件 - **原理**：采样发生在**前一时钟步长末尾** - **应用**： ```systemverilog clocking cb @(posedge clk); default input #1step; // 推荐用于所有输入信号 endclocking ``` *优势*：完全规避 $T_{\text{setup}}$ 冲突问题[^1][^2]。 #### 5. 完整配置示例 ```systemverilog interface mem_if(input logic clk); logic [31:0] addr; logic [63:0] data; logic valid; // 设置默认时序：输入采样在时钟前1步，输出驱动在时钟后2ns clocking cb @(posedge clk); default input #1step output #2ns; // 单个信号覆盖默认值 input #1.5ns addr; // 特殊setup要求 input data, valid; // 使用默认#1step output #3ns ready; // 特殊hold要求 endclocking endinterface ``` #### 6. 时序关系图解 ``` 时钟周期时间线： |&lt;----- 周期 n -----&gt;|&lt;----- 周期 n+1 -----&gt;| &uarr; 时钟边沿 输入信号采样点： 时钟边沿 - setup | (input #1.5ns) | (input #1step) 输出信号驱动点： 时钟边沿 + hold | (output #2ns) | (output #3ns) ``` #### 7. 最佳实践原则 1. **输入信号**：优先使用 `#1step` 避免竞争 ```systemverilog default input #1step; // 最佳实践[^1][^2] ``` 2. **输出信号**：hold 时间 &ge; 设计规范 ```systemverilog output #max(2ns, Thold_design); // 满足设计保持时间 ``` 3. **混合信号**：双向总线需分时控制 ```systemverilog clocking cb @(posedge clk); inout #1step read_mode; // 读模式为输入 inout #3ns write_mode; // 写模式为输出 endclocking ``` 4. **时序检查**：结合 SVA 验证 ```systemverilog assert property (@(posedge clk) $stable(cb.data) throughout ##[0:cb.setup] ); ``` #### 8. 常见错误及解决方案 | **错误类型** | **后果** | **解决方案** | |---------------------------|--------------------------|--------------------------------| | 未设置 setup (`input #0`) | 采样竞争风险 | 使用 `input #1step` | | hold 时间不足 | 违反设计保持时间 | 增加 `output #&lt;hold&gt;` 值 | | 双向信号未分时控制 | 总线冲突 | 使用 `inout` + 模式控制 | | 跨时钟域未隔离 | 亚稳态 | 为每个时钟域单独定义 clocking block | 通过合理配置 setup 和 hold 时间，clocking block 能有效解决数字设计中的时序同步问题，确保验证平台与 RTL 设计的正确交互[^1][^2][^4]。 [^1]: [^2]: [^3]: [^4]:
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