用Verilog实现接受0.5元，1元的可乐售卖机，单价2.5元，考虑找零和出货。

最新推荐文章于 2023-09-13 15:34:45 发布

weixin_43343190

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分类专栏： FPGA学习文章标签： FPGA

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第一步：画出原理图

在这里插入图片描述

第二步，将画出的原理图利用硬件语言实现

module fsm_cola_ctrl(
		input wire sclk,
		input wire rst_n,
		input wire [1:0]pi_money,
		output reg	po_cola,
		output reg  po_money
);

reg [4:0] state;
parameter IDLE	   =5'b00001;
parameter HALF	   =5'b00010;
parameter ONE 	   =5'b00100;
parameter ONE_HALF =5'b01000;
parameter TWO	   =5'b10000;

always@(posedge sclk or negedge rst_n)
		if(!rst_n)
		state<=IDLE;
		else case(state)
			IDLE:	if(pi_money == 2'b01)
			  state <= HALF;
					else if(pi_money == 2'b10)
						state<=ONE;
						else state <= IDLE;
			HALF:	if(pi_money == 2'b01)
					state<=ONE;
					else if(pi_money == 2'b10)
						state <= ONE_HALF;
						else state <= IDLE;	
			ONE:	if(pi_money == 2'b01)
					state <= ONE_HALF;
					else if(pi_money == 2'b10)
						state <= TWO;
						else state&