第一步:画出原理图

第二步,将画出的原理图利用硬件语言实现
module fsm_cola_ctrl(
input wire sclk,
input wire rst_n,
input wire [1:0]pi_money,
output reg po_cola,
output reg po_money
);
reg [4:0] state;
parameter IDLE =5'b00001;
parameter HALF =5'b00010;
parameter ONE =5'b00100;
parameter ONE_HALF =5'b01000;
parameter TWO =5'b10000;
always@(posedge sclk or negedge rst_n)
if(!rst_n)
state<=IDLE;
else case(state)
IDLE: if(pi_money == 2'b01)
state <= HALF;
else if(pi_money == 2'b10)
state<=ONE;
else state <= IDLE;
HALF: if(pi_money == 2'b01)
state<=ONE;
else if(pi_money == 2'b10)
state <= ONE_HALF;
else state <= IDLE;
ONE: if(pi_money == 2'b01)
state <= ONE_HALF;
else if(pi_money == 2'b10)
state <= TWO;
else state&