FPGA基于VerilogHDL的电子时钟----开发平台Quartus II
FPGA基于VerilogHDL的电子时钟----开发平台Quartus II整体框架分频模块时钟计时模块时间设置模块防抖模块显示扫描模块秒表模块视频展示代码资源整体框架本次电子时钟功能:时钟计时功能,时间设置功能(设置的时间是时钟的功能),秒表计时功能三种功能。由于verilog的模块(module)概念,因此设计顺序是自顶而下,首先设计电子时钟的顶层文件,确定每个模块之间的联系。上图是电子时钟的原理图。 分频模块向秒表计时模块和时钟计时模块输入100Hz(0.01s)和1Hz(1s)的频率用来
原创
2021-11-18 17:22:28 ·
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