Vivado关联Modelsim行为级仿真出错 [USF-ModelSim-70] 'compile' step failed with error(s) while executing

最新推荐文章于 2025-05-17 17:13:51 发布

showhands5

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分类专栏： Verilog 文章标签： Vivado Verilog

本文链接：https://blog.youkuaiyun.com/weixin_43162818/article/details/89295064

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本文记录了一次ModelSim行为级仿真失败的解决过程，分析了可能的原因，并提供了详细的解决步骤，包括重新编译.v文件和清理项目文件。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

问题发现

昨天关联仿真，一切正常，然后晚上电脑没关，直接盖上休眠，第二天发现报错

[USF-ModelSim-70] ‘compile’ step failed with error(s) while executing XXX

XXX格式如下：

项目文件夹所在目录 / (项目名) / (项目名).sim / sim_1 / behav

从文件名可以推测，该文件夹存放的是该项目行为级仿真所需文件

解决方法

新建一个ModelSim项目，编译包括testbench的所有.v文件，确认没有错误，因为ModelSim的编译较为严格，而Vivado自带编译器要求不严
删除behav下的所有文件，再次行为级仿真，成功
若步骤2仍然失败，尝试把behav整个文件夹删掉，同时将项目目录下的除了文件夹和.xpr的所有其它文件删掉，如.jou、.jog文件删除

问题产生原因

笔者遇到过三次了，第一次是重新建立一个Vivado项目，移植过去，真实原因玄学未知
猜测.jou、.jog文件中有部分信息导致仿真失败
更重要的原因是搞硬件的人太少了，中文支持不够

一些其它博主的解决方法

主要以找项目内部的问题为主

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showhands5

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Vivado与ModelSim的联合仿真

Smart_Devil的博客

10-30

1万+

Vivado自带的仿真，个人觉得跑一些小模块的仿真还是可以的，不过跑大的仿真系统，容易无体验感，建议用第三方工具，这边就直接对ModelSim下手了，接下来介绍下这两者联合仿真的操作。首先确定下自己的Vivado版本和适配的ModelSim版本，可以在ug973中，找到对应的版本，比如我用的Vivado是2018.2的，然后匹配的ModelSim是10.6c的版本。（有时候版本不匹配也能用，不过还是建议尽量匹配版本的好，省得出一些奇怪的问题）然后准备编译仿真库，打开Vivado，先打开Settings

vivado联合modelsim仿真

ygf___的博客

07-03

2614

vivado联合modelsim仿真

4 条评论您还未登录，请先登录后发表或查看评论

Modelsim仿真问题解疑二：ERROR: [USF-ModelSim-70]

zyp626的博客

09-10

3413

在Vivado中已配置modelsim为仿真工具后，运行仿真，报错USF-ModelSim-70和ERROR: [Vivado 12-4473]问题确认思路，根据报错提示，是compile.bat的问题，可能是执行权限的问题，找到compile.bat脚本，执行，命令窗口直接闪退。对modelsim配置正确的license，即环境变量值LM_LICENSE_FILE设置正确的license路径。桌面直接打开modelsim，无法打开，说明的确是license问题。

使用vivado 报错：ERROR: [USF-ModelSim-70] ‘compile‘ step failed with error while compile.bat‘ script

mojixin123的博客

10-27

998

这可能是由于modelsim没有破解成功，license生成错误。具体modelsim安装可以看。

Vivado2024.2+Modelsim仿真环境搭建大全(保姆式说明)

最新发布

zyp626的博客

05-17

3217

选择有效的安装路径后，将不存在空间不足的告警，同时Installation Locations中会显示安装的插件，此处为Vivado,Vitis_HLS,PDM,Docnav和前面设置的一致，，Disk Space Required中会显示当前路径可用空间以及安装需要空间58.85G，再点击“Next”图标。运行仿真后，如果某个变量的值一直为1'hz，如下图的tesett，表示tesett的状态为不定状态，新手容易犯的一个错误是无信号输入，此时要检查设计仿真文件，是否无信号传入到tesett。

Vivado关联Modelsim行为级仿真出错 [USF-ModelSim-70] ‘compile‘ step failed with error(s) while executing

Kevin

01-14

1797

Vivado关联Modelsim行为级仿真出错

'compile' step failed with error(s) while executing 初学者的问题

blog

07-04

3960

module test_bidata; reg clk; reg z; reg[15:0]din; wire[15:0]dout; wire[15:0]dinout; integer i; bidirec_data uut( .din(din), .z(z), .clk(clk), .dout(dout), .

modelsim仿真报错

Lay_37的博客

06-13

1193

解决办法：查看下相应程序的复位信号是否给对了。

fpga仿真错误[USF-XSim 62] 'compile' step failed with error(s).

wuzhouqingcy的博客

07-11

2万+

编译通过，但是仿真不了，错误如下（在改代码之前还可以仿真的，而且仿真代码没改动）百度了，说一定是自己的代码有问题，但是找不到问题呀！之后看了下vlog.log文件，发现下面的错误这个错误的意思是用的变量，先使用，再定义的,如下代码就会仿真不了（下面的代码只是示例）aaa blk( .clk(clk), .a_in(a_in), .b_out(b_out) ); reg a_in; wire b_o...

Vivado报错集锦

weixin_44422853的博客

03-01

5535

vivado bug

vivado与modelsim的联合仿真教程.pdf

08-25

首先，要在Vivado中使用ModelSim作为仿真工具，需要进行相应的软件关联设置。在Vivado菜单中选择“Tools”——>“Options”，在“General”选项卡中找到“QuestaSim/ModelSim install path”，在此处输入或选择...

Vivado关联ModelSim仿真手册.pdf

05-12

Vivado与ModelSim的集成是FPGA设计流程中进行仿真测试的重要步骤，特别是在Xilinx的Vivado设计套件中，通过集成ModelSim可以实现对设计的高效仿真验证。本文将详细介绍在Vivado 2018.2版本下与ModelSim SE-64 10.5...

vivado 2018.2与modelsim的联合仿真

08-27

xilinx新发布的vivado 2018.2设置界面与2017.4有很大区别，文中介绍了与modelsim的联合仿真流程介绍

Vivado出现编译错误：[USF-XSim 62] 'compile' step failed with error(s) while executing...

a1211545688的博客

10-24

1万+

在vivado执行仿真过程中出现了如下错误： [USF-XSim 62] 'compile' step failed with error(s) while executing 'D:/vivado_pro/led_8lights/led_8lights.sim/sim_1/behav/compile.bat' script. Please check that the file has t...

【无标题】

iiiiiio1234的博客

08-31

613

[报错](vivado仿真时出现’compile’ step failed with error(s).

USF

Amao_come_on 的专栏

07-13

886

USF = Uplink State Flag 上行链路状态标志[1-2] 功能：无线通信系统通过在下行发出USF（Uplink State Flag）值,宣告那一个移动台可以在下一个时段传输数据块. 上行链路状态标记 USF（uplink state flag）：USF 被包含在每个下行链路PDCH上的RLC/MAC块的头中，它被网络用来控制不同的MS复用在上行链路PDCH上。USF在所有的

vivado仿真出错：[USF-XSim 62] 'compile' step failed with error(s) while executing

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09-06

6万+

问题描述：当我写完设计文件和testbench文件之后，综合与实现都能通过，但进行仿真时，报如下图1的错误：图1 [USF-XSim 62] 'compile' step failed with error(s) while executing 'D:/0Verilog_Study/DVB-T2_prj/myself_qianduan/DVB-T2/DVB-T2.sim/sim_1/...

Vivado 仿真错误

qq_23900795的博客

09-28

2397

Vivado，[USF-XSim-62]，xvhdl.log

2018.3.11

20164225的博客

03-11

364

最近这几天只要有空就看博客，做题，主要在hiho上侧重的做了点有关dp的和思维题，水题一遇到string之类的就老是忘或者写错东西。这两天把贪心，背包，状压dp结合有关的题目又复习了一下，hiho的图论题就水了一点，争取这两天先把图论题和dp题看一看。然后dp的题还是状态转移方程很难想，主要就是通过刷hiho和看博客，争取对这一块再有感觉。然后老师让看的树的分治的那块题目感觉不易想到，还是要多看题...

vivado行为仿真报错[USF-XSim-62] 'compile' step failed with error(s) while executing 'D:/vivado_project/mux2_1_1/mux2_1_1.sim/sim_1/behav/xsim/compile.bat' script. Please check that the file has the correct 'read/write/execute' permissions and the Tcl console ou

03-24

### Vivado 行为仿真中编译步骤失败的原因分析在使用 Vivado 进行行为仿真时，如果遇到 `USF_XSim_62` 编译错误，通常是因为某些配置或环境设置不正确引起的。以下是可能的错误原因及其对应的解决方案： #### 1. **权限不足** 当尝试运行脚本文件（如 `compile.bat` 或其他 Tcl 脚本）时，可能会因为目标路径上的文件夹缺少写入权限而导致操作失败。这可能是由于 Windows 文件系统的访问控制策略所致。 - 解决方案：确保项目目录具有足够的读/写权限。可以通过右键单击项目的根目录并选择“属性”，然后进入“安全”选项卡来验证当前用户的权限级别[^1]。 ```batch @echo off cd /d D:\vivado_project\mux2_1_1\sim\behav\xsim\ call xvlog --incr --relax -prj mux2.prj if %errorlevel% neq 0 exit /b %errorlevel% ``` 上述批处理命令可以用来测试是否能够成功调用 `xvlog` 工具链。如果仍然报错，则需进一步排查是否有权限问题。 --- #### 2. **日志记录中的具体错误信息** Xilinx 的工具会在每次执行过程中生成详细的日志文件。这些日志可以帮助定位具体的错误位置以及其根本原因。 - 日志地址示例：`D:\PTC_Vivado\mux2\mux2.sim\sim_1\behav\xsim\xvlog.log` 通过打开此 `.log` 文件查看最近一次构建过程中的异常提示，例如语法错误、缺失依赖项或其他警告消息。 --- #### 3. **TCL 控制台调试方法** 对于更复杂的场景，可以直接利用 Vivado 内置的 TCL Console 手动触发相关指令以获取更多上下文线索。 - 使用以下命令重新加载设计源码并启动模拟器： ```tcl source ./run_simulation.tcl launch_xsim ``` 注意观察输出窗口内的任何红色字体部分；它们往往指示了最直接的问题所在。 --- #### 4. **版本兼容性和安装完整性** 有时，软件本身的缺陷或者不同组件之间的版本冲突也会引发类似的崩溃现象。因此建议定期更新至最新稳定版的同时保持备份旧数据以防万一。 - 如果怀疑是程序本身存在问题的话，可以从官网下载补丁包修复已知漏洞。 --- ### 总结综上所述，针对您提到的情况——即因权限受限而致使无法正常完成 XSIM 编译流程的现象，我们推荐按照前述几个方面逐一检验直至找到确切诱因为止。同时记得妥善保存好每一次修改后的成果以免重复劳动！