1.4 RISC-V内存

最新推荐文章于 2025-04-07 22:16:43 发布
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分类专栏： RISC-V 文章标签： risc-v
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内存


1.地址空间
RISC-V线程可以单字节寻址2 XLEN 字节内存地址空间。

类型 字节数
半字 2字节
字 4字节
双字 8字节
四字 16字节

内存地址空间是环形的，也就是地址2XLEN-1地址空间和0地址空间是相邻的。关于内存地址计算时忽略溢出。

可执行环境将硬件资源映射到线程的地址空间(address space)，线程地址空间的不同范围可能是：1）空；2）包含主存；3）包含一个或多个I/O设备;
读I/O设备有显著副作用，访问主存没有。因此，虽然可执行环境可以将线程地址空间每一部分都称为I/O设备空间，但通常希望将某些空间设定为主存。

RISC-V平台有多个线程时，任何两个线程的地址空间可能是完全一样，或者完全不同，或者部分相同来共享一些资源。

裸机可执行环境，每个线程地址空间完全一样；
包含地址转换的操作系统，通常每个线程被分配一个虚拟地址空间 ，是自己独有的。

2.隐式和显示内存访问

执行每一条指令需要一次或多次访问内存。具体分为显示和隐式访问。

  1. 为了执行指令，需要隐式读指令内存（取指）操作，为了获得需要执行的编码指令。许多RISC-V指令除了取指令操作不再进一步访问内存。
  2. 但是&#x
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9. 自制操作系统: risc-v内存相关介绍
Do one thing at a time, and do well.
04-02 5245
Memory Ordering RVWMO内存一致性模型 RISC-V使用一种名为“RVWMO”(RISC-V弱内存排序， RISC-V Weak Memory Ordering)的内存模型，旨在为架构师提供灵活性，以构建高性能可伸缩的设计，同时支持易于处理的编程模型. 在RVWMO下，从同一hart上的其他内存指令的角度来看，运行在单个hart上的代码似乎是按照顺序执行的，但来自另一个hart的内存指令可能会观察到第一个hart上的内存指令以不同的顺序执行。因此，多线程代码可能需要显式的同步.
RISC-V CPU设计(四)---Cache的基本原理
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RISC-V笔记——内存模型总结
W1Z1Q的专栏
10-19 1431
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06-21 3180
cache riscv
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2024年物联网嵌入式最新《手把手教你设计cpu_RISC-V处理器》11章笔记_riscv 蜂鸟 cache，4面字节跳动拿到Offer
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2401_87555637的博客
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02-23 6386
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Cache设计基本信息 本文讲述四路组相联Cache的RTL设计，其中，cache采用写回法、写分配法，替换策略采用LRU替换,下面是设计的一个基本情况： 1.Cache 共16个组(set)，每组4个cache line，每个cache line包含8个字，一个字的位宽为32bit,即4个字节。每个cache line，还会额外设置一个valid有效位，一个dirty脏位，一个tag标签位以及一个lru计数器(32bit)。 只考虑数据部分，则cache的大小为4*8*4*16=2048字节。 2.DRA
Java内存模型的深入分析
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本文首发于个人公众号：卯时卯刻，文章地址为：Java内存模型深入分析 0x01 内存模型产生的历史背景 曾经，计算机的世界远没有现在复杂，那时候的cpu只有单核，我们写的程序也只会在单核上按代码顺序依次执行，根本不用考虑太多。 后来，随着技术的发展，cpu的执行速度和内存的读写速度差异越来越大，人们很快发现，如果还是按照代码顺序依次执行的话，cpu会花费大量时间来等待内存操作的完成，这造成了cpu的巨大浪费。 为了弥补cpu和内存之间的速度差异，计算机世界的工程师们在cpu和内存之间引入了缓存，虽然该方法极
从零开始写riscv处理器（八）cache进阶
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对于两级cache，第一级cache容量较小，更关注减小命中时间，以提高工作频率或者减小流水线级数；第二级cache容量较大，更关注提高命中率，以降低长访存延迟带来的失效代价。多级cache作为一种降低失效代价的技术，它允许一级cache的失效访问去访问容量更大的二级 cache。通常，二级cache的容量会是一级cache的10倍或更大，可以处理很多一级cache中失效的访问。
从零开始写riscv处理器（七）一篇文章搞懂cache基础
weixin_45774715的博客
05-21 3767
时隔半年，终于填坑了hh…
RISC-V学习基础（六）
Caramel_biscuit的博客
06-06 1553
RISC-V具有宽松的内存一致性模型（relaxed memory consistency model），因此其它线程看到的内存访问可以是乱序的。以前的ISA为了缩短代码长度而显著扩展了指令和指令格式的数量，比如添加了一些只有两个操作数的指令，减小立即数域等。，**如果它们相等，将第三个寄存器中的值和内存中的值进行交换。RV32C的立即数指令比较短，因为它只能确定一个寄存器和一个小的立即数。在执行之前用一个解码器将所有的16位指令转换为等价的32位指令。用lr/sc实现内存字M[a0]的比较-交换操作。
[转]Risc-V简要概括
Golden_Chen的专栏
09-26 3560
Risc-V简要概括 1.Risc-V硬件平台术语 一个RiscV硬件平台可以包含一个或多个RiscV兼容的核心、其它非RiscV兼容的核心、固定功能的加速器、各种物理存储器结构、I/O设备以及允许这些部件相互连通的互联结构。比如下面的SiFive Freedom U540平台。就包括4个U54 RiscV RV64GC兼容核心，以及一个E51 RV64IMAC核心，DDR3...
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07-20 822
    为了能够使得处理器以最快的速度取指，通常使用ITCM和I-Cache的方法。 （1）ITCM(Instrction Tightly Coupled Memory)     指令紧耦合存储器，是指配置一段较小容量（一般几十KB）的存储器（通常使用SRAM），用于存储指令，且在物理上里处理器核很近，专属于处理器核，能够取得很小的访问延迟（通常一个时钟周期），可以保证系统的实时性。ITCM的...
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