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数字电路时序分析 第一章 数字电路时序分析—建立保持时间 第二章 数字电路时序分析—时序路径 文章目录数字电路时序分析时序路径1、上游芯片到FPGA路径2、FPGA内部路径3、FPGA到下游芯片路径delay的值从何处来 时序路径 时序路径是要进行时序分析的前提，想要进行时序分析，需要了解时序路径由那几部分组成 ![在这里插入图片描述](https://img-blog.csdnimg.cn/35eade03ee5c43a3931216fda31efafd.png?x-oss-proces

#时钟约束理论# 系列文章目录 第一章 数字电路时序分析—建立保持时间 文章目录周期约束理论建立/保持时间是什么为何会有建立和保持时间FPGA的建立与保持时间总结 周期约束理论 在数字电路设计中，有组合逻辑电路和时序逻辑电路，但是往往很大一部分都是时序电路，因此进行时序约束是数字电路的一个不可少的工作，才能保证数字电路在需要的性能范围内正常工作。 首先来看什么是时序约束，泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR